Τμήμα Πληροφορικής και Επικοινωνιών, «Ενίσχυση Σπουδών Πληροφορικής», ΕΠΕΑΕΚ ΙΙ

Ιωάννη Καλόμοιρου, Προηγμένα Ψηφιακά Συστήματα

ΠΡΟΗΓΜΕΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ-ΔΙΑΦΑΝΕΙΕΣ

Ιωάννης Καλόμοιρος

Οι διαφάνειες χωρίζονται σε δεκαπέντε ενότητες, που αντιστοιχούν στις δεκαπέντε διδακτικές

εβδομάδες κάθε εξαμήνου.
Αποτελούν υποστηρικτικό υλικό για τη διδασκαλία του μαθήματος και συνοδεύουν το διδακτικό
εγχειρίδιο που διανέμεται στους σπουδαστές (Ψηφιακή Σχεδίαση, Αρχές και Πρακτικές, John
Wakerly, Εκδόσεις Κλειδάριθμος).

Τα περιεχόμενα των δεκαπέντε ενοτήτων έχουν ως εξής:

ΕΝΟΤΗΤΑ 1Η
ΕΙΣΑΓΩΓΙΚΕΣ ΕΝΝΟΙΕΣ
1. Αντικείμενο του μαθήματος-βασικές ενότητες
2. Ιεραρχικά επίπεδα σχεδίασης ψηφιακών κυκλωμάτων
3. Αναφορά σε αριθμητικά συστήματα και πράξεις
4. Κώδικες

ΕΝΟΤΗΤΑ 2Η
ΤΕΧΝΟΛΟΓΙΑ TTL
1. Ημιαγωγικές διατάξεις και ολοκληρωμένα κυκλώματα
2. Διατάξεις διπολικής λογικής: η οικογένεια TTL
3. Τρανζίστορ Schottky
4. Προδιαγραφές εισόδων και εξόδων
5. Ηλεκτρικά χαρακτηριστικά

ΕΝΟΤΗΤΑ 3Η
ΤΕΧΝΟΛΟΓΙΑ CMOS
1. Το τρανζίστορ FET επαφής
2. Το τρανζίστορ MOSFET
3. Πύλες CMOS
4. Ηλεκτρικά χαρακτηριστικά κυκλωμάτων CMOS
5. Τύποι εισόδων/εξόδων κυκλωμάτων CMOS

ΕΝΟΤΗΤΑ 4Η
ΦΩΤΟΛΙΘΟΓΡΑΦΙΑ
1. Τα βήματα της φωτολιθογραφίας
2. Μάσκες, φωτορεζίστ, έκθεση σε UV ακτινοβολία
3. Δημιουργία τρανζίστορ CMOS
4. Πρόοδος στην πυκνότητα και τις διαστάσεις των Ο.Κ.
ΕΝΟΤΗΤΑ 5Η
ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ Α΄
1. Εισαγωγικό παράδειγμα: σχεδίαση απλού επεξεργαστή
2. Αποκωδικοποιητές (74LS138, 74LS139, 74LS245)
3. Aπομονωτές τριών καταστάσεων

ΕΝΟΤΗΤΑ 6Η
ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ Β΄
1. Πολυπλέκτες της τυπικής λογικής (74LS151, CD4051, 74LS157)
2. Αριθμητικά κυκλώματα (αθροιστές, 74LS283)
3. Aφαιρέτες, πολλαπλασιαστές
4. Συγκριτές (74LS85, CD4085)

ΕΝΟΤΗΤΑ 7Η
ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ
1. Μάνδαλο τύπου D και D-Flip-Flop
2. D-Registers 74LS175, 74LS374, 74LS273
3. MSI καταχωρητές ολίσθησης
4. Ολοκληρωμένοι Απαριθμητές (74LS193)

ΕΝΟΤΗΤΑ 8Η
ΜΝΗΜΕΣ ROM ΚΑΙ RAM
1. Δομή μνημών ROM
2. Στατικές RAM
3. Δυναμικές RAM
4. Πολυπλεξία και αποκωδικοποίηση διευθύνσεων

ΕΝΟΤΗΤΑ 9Η
Η ΓΛΩΣΣΑ VHDL: ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ
1. Εργαλεία σύνθεσης και προσομοίωσης VHDL
2. Πολυπλέκτες και αποκωδικοποιητές σε VHDL
3. Συγκριτές σε VHDL
4. Αριθμητικά κυκλώματα σε VHDL

ΕΝΟΤΗΤΑ 10Η
Η ΓΛΩΣΣΑ VHDL: ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
1. Εντολές Διαδικασίας (Processes)
2. Μανδαλωτές και Flip-Flop σε VHDL
3. Καταχωρητές, απαριθμητές και μνήμες σε VHDL
4. Παράδειγμα συστήματος: Απλός Επεξεργαστής

ΕΝΟΤΗΤΑ 11Η
ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΛΟΓΙΚΟΙ ΠΙΝΑΚΕΣ
1. Οι λογικοί Πίνακες ως γεννήτριες συναρτήσεων
2. Επίπεδα AND-OR και OR-AND
3. Διατάξεις προγραμματιζόμενης λογικής (PAL, PLDs)
4. Παραδείγματα υλοποιήσεων με PLAs

ΕΝΟΤΗΤΑ 12Η
ΔΙΑΤΑΞΕΙΣ ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΗΣ ΛΟΓΙΚΗΣ: CPLDs ΚΑΙ FPGAs
1. PLA-SPLD
2. Σύνθετες προγραμματιζόμενες διατάξεις (CPLD)
3. FPGAs – Λογικά στοιχεία, Look-up Tables.
4. Προγραμματιζόμενος πίνακας διασυνδέσεων
5. Αναπτυξιακά κυκλώματα FPGAs.

ΕΝΟΤΗΤΑ 13Η
ΜΙΚΡΟΕΛΕΓΚΤΕΣ Α΄
1. Βασική δομή
2. Αρχιτεκτονική Harvard
3. Aρχιτεκτονική του 16F877.
4. Χάρτης μνήμης –σύνολο εντολών
5. Εργαλεία προγραμματισμού.

ΕΝΟΤΗΤΑ 14Η
ΜΙΚΡΟΕΛΕΓΚΤΕΣ Β΄
1. Βασικοί ειδικοί καταχωρητές του PIC16F877
2. Xρονισμός - Ο Timer0
3. Σήματα διακοπής
4. ADC και UART
5. DSP επεξεργαστές

ΕΝΟΤΗΤΑ 15Η
ΑΝΑΣΚΟΠΗΣΗ ΤΟΥ ΜΑΘΗΜΑΤΟΣ
1. Τεχνολογία TTL, Τεχνολογία CMOS
2. Κυκλώματα της τυπικής λογικής
3. Μνήμες
4. Κυκλώματα προγραμματιζόμενης λογικής
5. Μικροελεγκτές
 Τμήμα Πληροφορικής και Επικοινωνιών, «Ενίσχυση Σπουδών Πληροφορικής», ΕΠΕΑΕΚ ΙΙ
Ιωάννη Καλόμοιρου, Προηγμένα Ψηφιακά Συστήματα

ΠΡΟΗΓΜΕΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ

Τμήμα Πληροφορικής και Επικοινωνιών

ΕΞΑΜΗΝΟ ΣΤ΄
Διδάσκων: Ιωάννης Καλόμοιρος, Επίκουρος καθηγητής

ΕΝΟΤΗΤΑ 1Η

ΕΙΣΑΓΩΓΙΚΕΣ ΕΝΝΟΙΕΣ

Αντικείμενο του μαθήματος-βασικές ενότητες

Ιεραρχικά επίπεδα σχεδίασης ψηφιακών κυκλωμάτων

Αναφορά σε αριθμητικά συστήματα και πράξεις

Κώδικες
 ΠΡΟΗΓΜΕΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ - ΕΙΣΑΓΩΓΗ

Αντικείμενο του μαθήματος: Η εξοικείωση με τις βασικές αρχές σχεδίασης λογικών

κυκλωμάτων, σύνθετων ψηφιακών συστημάτων και ολοκληρωμένων VLSI.

Κύριες Ενότητες:

1. Βασικές ημιαγωγικές διατάξεις στη σχεδίαση VLSI. Δίοδοι, τρανζίστορ, MOSFET.

Βασικές τεχνολογίες κατασκευής απλών και σύνθετων κυκλωμάτων: CMOS και
TTL. Hλεκτρικά χαρακτηριστικά.

2. Bασικά ολοκληρωμένα κυκλώματα της τυπικής λογικής:

Αποκωδικοποιητές, Πολυπλέκτες, συγκριτές, αθροιστές αφαιρέτες, Μανδαλωτές,
καταχωρητές, μνήμες, PAL, PLDs.

3. Επίσης, παρουσιάζονται βασικές αρχές σχεδίασης με χρήση εξομοιωτών,

λογισμικού σχεδίασης CAD και γλωσσών HDL.

4. Τέλος, παρουσιάζονται στοιχεία για σύνθετα συστήματα (ALU, μικροελεγκτές,

FPGAs) και προχωρημένες αρχιτεκτονικές επεξεργαστών.

ΠΡΟΗΓΜΕΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ

Εξάπλωση και πλεονεκτήματα ψηφιακών συστημάτων

Εφαρμογές στις παρακάτω τεχνολογίες:

 Τεχνολογία Εικόνας (Επεξεργασία Εικόνας, Ψηφιακή φωτογραφία)
 Τεχνολογία Video (DVD, DV)
 Τεχνολογία Ήχου (CD, SACD, DSPs).
 Επικοινωνίες (τηλέφωνα, κινητά, δορυφορική τηλεόραση, ψηφιακές
εκπομπές TV, ραδιόφωνο)

Χαρακτηριστικά και πλεονεκτήματα των ψηφιακών τεχνολογιών:

Αξιοπιστία και επαναληψιμότητα, ευελιξία και πολλές ευκολίες, ευκολία στον
σχεδιασμό (απλές λογικές αρχές, απλά κυκλώματα), Ταχύτητα, Οικονομία
χώρου, χαμηλό κόστος, ταχύτατα εξελισσόμενη τεχνολογία.
 Υπενθύμιση:

Στην εισαγωγή στα Ψηφιακά κυκλώματα (Γ’ εξάμηνο) διδάχτηκε η

απλή σχεδίαση με:
α. Συνδυαστικά κυκλώματα (απλές και σύνθετες πύλες)
β. Ακολουθιακά κυκλώματα (flip-flops)

Στα Προηγμένα Ψηφιακά Συστήματα μελετούμε

α. Σχεδίαση ψηφιακών συστημάτων με ολοκληρωμένα κυκλώματα
της τυπικής λογικής (CMOS και TTL)
β. Σχεδίαση αριθμητικών κυκλωμάτων και μνημών
γ. Σχεδίαση με χρήση κατάλληλου λογισμικού ψηφιακής σχεδίασης

Λογισμικό που χρησιμοποιούμε στη ψηφιακή σχεδίαση:

 Εξομοιωτές, όπως το MultiSim 7

 Γλώσσες Περιγραφής Υλικού (HDLs), όπως η Verilog και η
VHDL
 Εργαλεία προσομοίωσης κώδικα HDL, όπως το ModelSim
 Εργαλεία Σχεδίασης και Σύνθεσης (όπως το QUARTUS II)
 Παράδειγμα λογισμικού εξομοίωσης: MultiSim 7

Παράδειγμα λογισμικού εξομοίωσης: MultiSim 7 (συνέχεια)

Κλίμακες ολοκλήρωσης:

SSI: Απλές πύλες, όπως ο εξαπλός αντιστροφέας (7404), η τετραπλή NAND

(7408) κλπ.

MSI: Ολοκληρωμένα κυκλώματα που περιλαμβάνουν μερικές εκατοντάδες πύλες.

Τέτοια είναι κυκλώματα αθροιστών, λογικοί πίνακες (PAL, PLDs) κ.α.

LSI: μερικές χιλιάδες έως εκατό χιλιάδες πύλες. (Μικροί επεξεργαστές, απλές
αριθμητικές και λογικές μονάδες).

VLSI: Σύγχρονοι επεξεργαστές με εκατοντάδες χιλιάδες πύλες ή εκατομμύρια

τρανζίστορ.

ULSI: Πρόκειται για τα μελλοντικά κυκλώματα που θα περιλαμβάνουν μέχρι και

ένα δισεκατομμύριο τρανζίστορ.

Ιεραρχικά επίπεδα στη σχεδίαση ψηφιακών κυκλωμάτων

1. Σχεδίαση σε επίπεδο τρανζίστορ

2. Σεδίαση σε επίπεδο πυλών
3. Σχεδίαση σε επίπεδο ολοκληρωμένων
κυκλωμάτων της τυπικής λογικής
4. Χρήση ειδικών VLSI ή εξειδικευμένων
ASICs
Παράδειγμα μελέτης συστήματος σε διάφορα επίπεδα σχεδίασης:

Πολυπλέκτης δύο εισόδων Α,Β, με μια είσοδο επιλογής S και έξοδο Ζ

Διάγραμμα πολυπλέκτη 2:1

Α. Σχεδίαση σε επίπεδο
τρανζίστορ CMOS:

Β. Λογικός σχεδιασμός σε επίπεδο πυλών:

Για απλά κυκλώματα χρησιμοποιούμε πίνακες αληθείας, πύλες και τεχνικές
απλοποίησης:

Λογική εξίσωση: Z=S’A+SB

Γ. Για σύνθετες σχεδιάσεις χρησιμοποιούμε

Ολοκληρωμένα κυκλώματα της «τυπικής λογικής».
Δ. Λογικός σχεδιασμός με προγραμματιζόμενα λογικά κυκλώματα:
αφορά σε περίπλοκα συστήματα.
Μπορούμε να σχεδιάσουμε έναν πολυπλέκτη προγραμματίζοντας ένα PLD,
γράφοντας κώδικα σε γλώσσα VHDL.

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 --simple example 2-to-1 multiplexer
 ENTITY mux2to1 IS
 PORT(x, y, s :IN STD_LOGIC;


 m:OUT STD_LOGIC);
 END mux2to1;

 ARCHITECTURE Behavior OF mux2to1 IS

 BEGIN
 m<=(NOT(s) AND x) OR (s AND y);
 END Behavior

Σχεδιασμός σύνθετου Συστήματος: Ένας μικρός Επεξεργαστής

Να ταυτοποιήσετε τα διάφορα κυκλώματα και να σχολιάσετε τη σημασία τους.

 ΑΝΑΦΟΡΑ ΣΤΟΥΣ ΔΥΑΔΙΚΟΥΣ ΚΑΙ ΔΕΚΑΕΞΑΔΙΚΟΥΣ ΑΡΙΘΜΟΥΣ

Πίνακας 1-1
 Είναι γνωστό ότι η θέση του κάθε ψηφίου, σε αριθμό
Δυαδικός Δεκαδικός που εκφράζεται σε αριθμητικό σύστημα θέσης, έχει
Αριθμός συγκεκριμένη σημασία, που αντιστοιχεί σε μια «αξία
4-bits αριθμός θέσης» ή «βαρύτητα θέσης». Το πρώτο από δεξιά
ψηφίο, που λέγεται και λιγότερο σημαντικό, αντιστοιχεί
στις μονάδες (έχει δηλαδή αξία θέσης ένα), ενώ τα
0000 0 επόμενα ψηφία έχουν αυξημένη βαρύτητα στο δυαδικό
0001 1 σύστημα, ως εξής:
0010 2
0011 3
0100 4  8 + 4 + 2 + 1 = 15
0101 5 ή 23+122+121 + 120 = 15
0110 6
0111 7
1000 8
Για αριθμό 8 bits:
1001 9 127+126+125+124+123+122+121 + 120 = 256
1010 10
1011 11 b7 b6 b5 b4 b3 b2 b1 b0
1100 12
1101 13
1110 14
1111 15

Γενική μορφή αριθμού στο δεκαδικό σύστημα:

p 1
D 
i n
di ri

όπου n και p ο αριθμός των ψηφίων δεξιά και αριστερά της υποδιαστολής:

d p-1d p-2…d1 d0 , d-1d-2…d-n. r=10 η βάση, και d=0-9.

Δυαδικό αριθμητικό σύστημα:

p 1
B b 2
in
i
i

101.0012 = 1.4+0.2+1.1+0.0,5+0.0,25+1.0.125 = 5.12510

 Δυαδικό και δεκαεξαδικό σύστημα αρίθμησης

Δεκαεξαδικές αντιστοιχίες

Σημειώνουμε τα δεκαδικά βάρη που Δεκαεξαδικός Δυαδικός Δεκαδικός

αριθμός αριθμός αριθμός
αντιστοιχούν στα 8 bits της
πληροφορίας ενός byte: 0 0000 0
1 0001 1
2 0010 2
128 64 32 16 8 4 2 1 3 0011 3
4 0100 4
5 0101 5
και σε δυνάμεις του δύο: 6 0110 6
7 0111 7
8 1000 8
2 7 26 2 5 2 4 2 3 2 2 2 1 2 0 9 1001 9
Α 1010 10
Β 1011 11
όπου φαίνεται και η έννοια του bit C 1100 12
μηδενικής τάξης (b0) για το LSB. D 1101 13
E 1110 14
F 1111 15

Μετατροπές στο δεκαεξαδικό σύστημα

Για να μετατρέψουμε έναν Για τη μετατροπή δεκαεξαδικού

δεκαεξαδικό αριθμό στον αντίστοιχο
αριθμού σε δεκαδικό ακολουθούμε τη
δυαδικό, μετατρέπουμε κάθε
δεκαεξαδικό ψηφίο στον αντίστοιχο γνωστή διαδικασία με τα δεκαδικά
δυαδικό αριθμό μήκους τεσσάρων βάρη, δηλαδή μετατρέπουμε τον
bits, ακολουθώντας τα δεδομένα του δεκαεξαδικό αριθμό σε άθροισμα
πίνακα. Για παράδειγμα, ο
όρων δυνάμεων του δεκαέξι. Έτσι,
δεκαεξαδικός αριθμός 3BF μετα-
τρέπεται στην παρακάτω ο δεκαεξαδικός αριθμός 9ΑF γράφεται:
αλληλουχία δυαδικών ψηφίων: 9162 + A161 + F160
0011 1011 1111
ή
Η ακριβώς αντίστροφη διαδικασία
μπορεί να χρησιμοποιηθεί για τη 9162 + 10161 + 15160 = 2479
μετατροπή ενός δυαδικού αριθμού
στον αντίστοιχο δεκαεξαδικό.
Δήλωση αριθμητικού συστήματος

Τα ψηφία ενός αριθμού δεν Ένας δεκαεξαδικός αριθμός, επίσης,

αποκαλύπτουν το αριθμητικό δηλώνεται με τα προθέματα H ή hex.
σύστημα, στο οποίο αυτός εκφράζεται. Για παράδειγμα, ο δεκαεξαδικός
Ο παραδοσιακός τρόπος δήλωσης του αριθμός 378 δηλώνεται ως:
αριθμητικού συστήματος γίνεται Η378 ή hex378
προσθέτοντας δεξιά του αριθμού, ως
δείκτη, τη βάση του συστήματος. Για
Να μετατρέψετε στο δυαδικό, στο
να εκφράσουμε, για παράδειγμα, ότι
δεκαδικό και το δεκαεξαδικό σύστημα
οι αριθμοί 101, 110 και 378 ανήκουν
τους αριθμούς:
στο δυαδικό, δεκαδικό και δεκαεξαδικό
σύστημα, αντίστοιχα, γράφουμε: ΒΕΑD16, 25510,
100000102,

1012 10110 37816 9F.46C16

Παραδείγματα πράξεων στο δυαδικό αριθμητικό σύστημα

(Να ανατρέξετε στη βιβλιογραφία σας για ό,τι δεν θυμάστε)

Παραδείγματα πρόσθεσης
δυαδικών:
1 01111000 Carry 01011000
10111110 10101101
10001101 00101100
101001011 11011001

Παραδείγματα αφαίρεσης
01111100 borrow 11011010

11100101 11010010
00101110 01101101

10110111 01100101
 Προσημασμένοι αριθμοί – Συμπλήρωμα ως προς 2.

Το συμπλήρωμα ως προς 2 αποδεικνύεται ότι είναι κατάλληλο για τις αριθμητικές

πράξεις της πρόσθεσης και της αφαίρεσης, όπου εμπλέκονται αρνητικοί αριθμοί.
Έτσι, με το συμπλήρωμα ως προς 2 οι προσθέσεις και οι αφαιρέσεις γίνονται
κατευθείαν, χωρίς ελέγχους προσήμου και μεγέθους.

Πως προκύπτει το συμπλήρωμα ως προς 2 του Α:

Δημιουργούμε το συμπλήρωμα ως προς 1 και προσθέτουμε το 1: Α΄+ 1.

Το συμπλήρωμα ως προς 2 αντιστοιχεί στον δεκαδικό 256-Α10.

Παράδειγμα: Πως θα γράψουμε τον αριθμό 17 με αρνητικό πρόσημο:

0001000111101110+111101111 = 23910

Δηλαδή ο 256 μειωμένος κατά 17.

Πράξεις με το συμπλήρωμα ως προς 2

Για να προσθέσουμε αριθμούς, γράφουμε τον αρνητικό με το συμπλήρωμα ως
προς 2 και κάνουμε κανονικά την πρόσθεση. Όμως, αγνοούμε κάθε κρατούμενο
που εμφανίζεται μετά το MSB.

3 0011
-2 1110 +6 0110
4 0100 -6 1010 -3 1101
7 0111 -8 11000 +3 10011

+4 0100 Βρείτε το συμπλήρωμα ως προς

-7 1001 2 του 8 και σημειώστε τι
-3 1101 διαπιστώνετε.
Κανόνες αφαίρεσης με το συμπλήρωμα ως προς 2

Λαμβάνουμε το συμπλήρωμα ως προς 2 του αφαιρετέου και το προσθέτουμε στον

μειωτέο, χρησιμοποιώντας τους απλούς κανόνες άθροισης.

Λαμβάνοντας μάλιστα ως αρχικό κρατούμενο της πρόσθεσης μονάδα, μπορούμε να

προσθέσουμε στον μειωτέο το συμπλήρωμα ως προς 1 του αφαιρετέου.

Όποιο κρατούμενο προκύπτει από υπερχείλιση αγνοείται.

Αν το MSB είναι μηδέν, τότε το αποτέλεσμα είναι θετικό. Αν το MSB είναι 1, τότε το
αποτέλεσμα είναι αρνητικό.

ΑΝΑΦΟΡΑ ΣΤΟΥΣ ΚΩΔΙΚΕΣ

ΚΩΔΙΚΑΣ BCD ΚΩΔΙΚΑΣ GRAY

0 0000 0 000 000 Στον κώδικα Gray

1 0001 1 001 001 κάθε επόμενος
2 0010 2 010 011 κώδικας διαφέρει
3 0011 3 011 010 από τον
4 0100 4 100 110 προηγούμενο
5 0101 5 101 111 μόνον κατά ένα bit.
6 0110 6 110 101 Εφαρμογές:
7 0111 7 111 100 Ηλεκτρομηχανική
8 1000 κωδικοποίηση.
9 1001

Nα μετατρέψετε τον δεκαδικό 253 σε κώδικα BCD. Eπίσης να τον

μετατρέψετε στο δυαδικό και το δεκαεξαδικό σύστημα.
 ΕΝΟΤΗΤΑ 2Η

ΤΕΧΝΟΛΟΓΙΑ TTL

Ημιαγωγικές διατάξεις και ολοκληρωμένα κυκλώματα

Διατάξεις διπολικής λογικής: η οικογένεια TTL

Τρανζίστορ Schottky

Προδιαγραφές εισόδων και εξόδων

Ηλεκτρικά χαρακτηριστικά

ΗΜΙΑΓΩΓΙΚΕΣ ΔΙΑΤΑΞΕΙΣ ΚΑΙ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

Οι ημιαγωγοί είναι στερεά υλικά, που

η αντίστασή τους είναι μεγαλύτερη
των μετάλλων και μικρότερη των
μονωτών. Έχουν τεράστια σημασία
στη σύγχρονη ηλεκτρονική, καθώς η
ηλεκτρική τους συμπεριφορά μπορεί
να ρυθμιστεί με τη βοήθεια
προσμίξεων.
Στο παραπάνω ενεργειακό διά-
Συμπεριφορά των ημιαγωγών με τη
γραμμα φαίνεται το ενεργειακό
θερμοκρασία: Σε χαμηλή θερμο-
χάσμα ενός ημιαγωγού, καθώς και
κρασία είναι σχεδόν μονωτές. Σε
η δημιουργία οπής από τη
ψηλές θερμοκρασίες, ηλεκτρόνια
διέγερση ενός ηλεκτρονίου.
μεταπηδούν από τη ζώνη σθένους
στη ζώνη αγωγιμότητας, οπότε η Τυπικοί ημιαγωγοί στις ηλεκτρο-
αγωγιμότητα αυξάνει εκθετικά με τη νικές διατάξεις: Πυρίτιο (Si) και
θερμοκρασία. Γερμάνιο (Ge).
 Προσμίξεις τύπου n και p σε ημιαγωγούς
Με αντικατάσταση ενός αριθμού ατόμων Με αντικατάσταση ατόμου του μητρικού
Ge στο πλέγμα με πεντασθενή άτομα As πλέγματος με άτομα τρισθενή προκύπτει
προκύπτει ένα επιπλέον ηλεκτρόνιο ανά μια στάθμη που μπορεί εύκολα να ιονιστεί
άτομο πρόμιξης, που εύκολα μπορεί να δημιουργώντας ταυτόχρονα οπές στο
γίνει ελεύθερο. Έτσι προκύπτει n-τύπου πλέγμα. Έτσι έχουμε p-τύπου ημιαγωγό.
ημιαγωγός.

Ηλεκτρόνια και οπές σε n και p τύπου ημιαγωγούς

Ενδογενής
ημιαγωγός: n=p

Φορείς σε ημιαγωγούς
με προσμίξεις τύπου n
και τύπου p
 Διπολική λογική - Οι διατάξεις της οικογένειας TTL

Επαφή p-n

Η διάχυση ηλεκτρονίων-οπών στην περιοχή

της επαφής προκαλεί επανασύνδεση των
ζευγών ηλεκτρονίων-οπών και κατά συνέπεια
δημιουργείται στην περιοχή της επαφής μια
ζώνη απογύμνωσης από φορείς, η οποία
ονομάζεται αλλιώς περιοχή φορτίων χώρου.
Εκεί δημιουργείται ηλεκτρικό πεδίο και φράγμα
δυναμικού, που εμποδίζει την διάχυση των
φορέων.
Η ορθή πόλωση έχει σαν αποτέλεσμα να Στην ανάστροφη
υπερνικηθεί το φράγμα της περιοχής πόλωση υπάρχει
απογύμνωσης, ώστε περνά το ρεύμα μόνον ένα πολύ μικρό
διάχυσης. Η ανάστροφη πόλωση ενισχύει το θερμικό ρεύμα, που
φράγμα δυναμικού και αυξάνει την περιοχή ονομάζεται ανάστροφο
απογύμνωσης, με αποτέλεσμα σχεδόν να μην ρεύμα κόρου.
διέρχεται ρεύμα.

Χαρακτηριστική τάσης-ρεύματος (Ι-V) και ψηφιακές εφαρμογές

διόδου p-n
Η συνάρτηση που περιγράφει το
ρεύμα της διόδου γράφεται ως
εξής:

Ι = Ιs (eeV/kT – 1)

Is είναι το ανάστροφο ρεύμα

κόρου και V είναι η τάση
πόλωσης.

Στα ψηφιακά κυκλώματα η δίοδος

χρησιμοποιείται για να υλοποιεί τη
λογική του διακόπτη ON-OFF.
Το διπολικό τρανζίστορ

Στο διπολικό τρανζίστορ οι δύο

επαφές pn πρέπει να
πολώνονται εξωτερικά με dc
τάσεις και ρεύματα. Στην
κανονική λειτουργία η επαφή BE
πρέπει να είναι ορθά πολωμένη
ενώ η επαφή CB πρέπει να
πολώνεται ανάστροφα.

Στην κανονική λειτουργία, ένα μικρό

ρεύμα βάσης ελέγχει ένα μεγάλο
ρεύμα συλλέκτη.

Ι e = I b + Ic

Ic = βIb

To διπολικό τρανζίστορ σε λειτουργία διακόπτη

Το τρανζίστορ λειτουργεί ως διακόπτης και

τροφοδοτεί ή αποκόπτει μια αντίσταση
φορτίου R2.
Πολώνοντας ορθά τη βάση με ένα επαρκές
δυναμικό, δημιουργείται ένα μεγάλο ρεύμα
στο συλλέκτη. Τότε οι φορείς συσσωρεύ-
ονται στο συλλέκτη και το τρανζίστορ
βρίσκεται στον κόρο.

Όταν η τάση στην είσοδο (στη βάση) γίνεται

ON-OFF μηδέν, τότε το ρεύμα βάσης μηδενίζεται. Τότε
μηδενίζεται και το ρεύμα του συλλέκτη, οπότε
το τρανζίστορ έρχεται στην αποκοπή.
TRANSISTOR-TRANSISTOR LOGIC: Η ΠΥΛΗ AND
Στην οικογένεια ολοκληρωμένων κυκλωμάτων TTL χρησιμοποιούνται δίοδοι και
τρανζίστορ για να υλοποιηθούν λογικές λειτουργίες – δηλ. λειτουργίες της δυαδικής
λογικής και της άλγεβρας των διακοπτών.
Με βάση τη διοδική λογική μπορούμε να κατασκευάσουμε απλές λογικές πύλες TTL
ως εξής:

Πύλη AND:
1. Ε1=0, Ε2=0
Ορθή πόλωση και στις δύο
διόδους (δίοδοι ΟΝ). Άρα S=0.
2. E1=1, E2=0 ή Ε1=0, Ε2=1
D1 ON, άρα S=0.
3. E1=1, E2=1. D1, D2 OFF.
Άρα, S=+5V (λογικό 1).

TRANSISTOR-TRANSISTOR LOGIC: Η ΠΥΛΗ OR

Πύλη ΟR:
1. Ε1=0, Ε2=0.
Μηδενική πόλωση και στις δύο
διόδους (δίοδοι ΟFF). Άρα S=0.
2. E1=1, E2=0 ή Ε1=0, Ε2=1.
D1 ή D2 ON, άρα S=+5V.
3. E1=1, E2=1. D1, D2 ON,
άρα S=+5V (λογικό 1).
 ΛΟΓΙΚΟΣ ΑΝΤΙΣΤΡΟΦΕΑΣ ΜΕ ΤΡΑΝΖΙΣΤΟΡ

ΤΡΑΝΖΙΣΤΟΡ SCHOTTKY

ΠΥΛΗ NAND ΣΕ TTL

TTL: Η πιο διαδεδομένη οικογένεια ολοκληρωμένων κυκλωμάτων που χρησιμοποιεί

διπολική λογική είναι η οικογένεια TTL. Υπάρχουν πολλές υπο-οικογένειες TTL, με
διαφορετικές προδιαγραφές ταχύτητας, κατανάλωσης ισχύος κλπ. (Παράδειγμα: LS-
TTL: Low power Schottky).

Η βασική πύλη της οικογένειας

TTL είναι η NAND (74LS00). Αυτή
έχει στην είσοδο μια πύλη AND
με διόδους και ακολουθεί ένας
αναστροφέας με τρανζίστορ. Η
έξοδος αποτελείται από μια
βαθμίδα push-pull που μπορεί να
παρέχει επαρκές ρεύμα στην
έξοδο.

Η έξοδος μπορεί να δίνει ρεύμα

(source) ή μπορεί να απάγει
ρεύμα (sink).
 ΜΟΡΦΗ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ICs της οικογένειας TTL

ΗΛΕΚΤΡΙΚΑ ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΚΑΙ ΛΟΓΙΚΑ ΕΠΙΠΕΔΑ TTL

Περιθώριο
θορύβου:
0.7 V High
0.3V Low

VOHmin : Ελάχιστο δυναμικό εξόδου στην κατάσταση HIGH.. Τυπική τιμή: 2.7V.

VIHmin: Ελάχιστο δυναμικό εισόδου, που η πύλες TTL αναγνωρίζουν ως HIGH.

Τυπική τιμή 2.0 V.

VILmax: Το μέγιστο δυναμικό εισόδου που αναγνωρίζεται ως LOW. Τυπική τιμή 0.8V.

VOLmax :Το μέγιστο δυναμικό εξόδου, που αναγνωρίζεται ως LOW. Τυπική τιμή 0.5V.
Fanout: Πόσες εισόδους μπορούμε να συνδέσουμε σε μια TTL έξοδο.
Προδιαγραφές Εισόδων: Το ρεύμα που χρειάζεται μια είσοδος TTL εξαρτάται
από το αν η είσοδος είναι High ή Low. Αυτό καθορίζεται από δύο προδιαγραφές:

Vcc Vcc

Driving IILmax IIHmax

circuit

HIGH
OUT IN LOW Driving OUT IN
circuit

IILmax : Το μέγιστο ρεύμα που IIHmax : Το μέγιστο ρεύμα που

χρειάζεται μια είσοδος ώστε να χρειάζεται μια είσοδος ώστε να
οδηγηθεί στην κατάσταση LOW. οδηγηθεί στην κατάσταση HIGH.
LS-TTL: - 0.4 mA LS-TTL: 20μΑ

Ρεύμα εκτός: ΑΡΝΗΤΙΚΟ

Ρεύμα εντός: ΘΕΤΙΚΟ

Προδιαγραφές εξόδων: Οι έξοδοι μπορούν να δώσουν ή να απάγουν ρεύμα.

Με αναφορά τα προηγούμενα σχήματα διακρίνουμε τα εξής ρεύματα:

Output current Low: IOLmax. Το μέγιστο ρεύμα που μια έξοδος μπορεί να απάγει
στην κατάσταση LOW, καθώς διατηρεί το δυναμικό της κάτω από το VOLmax. Το
ρεύμα είναι θετικό, με τυπική τιμή 8mA.

Output current High: IOHmax: Tο μέγιστο ρεύμα που μια έξοδος μπορεί να δώσει
στην κατάσταση HIGH, καθώς διατηρεί το δυναμικό εξόδου της στο VOHmin
(τουλάχιστον). Το ρεύμα αυτό ρέει εκτός της εξόδου, οπότε είναι αρνητικό: -400
μΑ.
Υπολογισμός του FANOUT
Λαμβάνοντας τις τυπικές τιμές των ρευμάτων που ισχύουν για την οικογένεια LS
TTL (Low power Schottky TTL) υπολογίζουμε τους παρακάτω λόγους:

I OL max 8mA
  20
I IL max 0.4mA

I OH max 400 A
  20
I IH max 20 A

Άρα, μια είσοδος TTL μπορεί να οδηγήσει μέχρι 20 εισόδους στην κατάσταση
LOW και ομοίως μέχρι 20 εισόδους στην κατάσταση HIGH. Λέμε, λοιπόν, ότι
ένα LS-TTL έχει fanout 20.

Παραπάνω φορτίο έχει ζημιογόνα αποτελέσματα στη συμπεριφορά των

πυλών TTL.

ΥΠΟΛΟΓΙΣΜΟΙ ΓΙΑ ΥΠΕΡΦΟΡΤΩΣΗ ΕΞΟΔΩΝ

Για να βεβαιωθούμε ότι μία έξοδος δεν υπερφορτώνεται πρέπει να γίνουν οι

εξής δύο υπολογισμοί:

Για την κατάσταση HIGH: Προσθέτουμε όλα τα IIHmax που χρειάζονται όλες οι
οδηγούμενες είσοδοι. Αυτό πρέπει να είναι μικρότερο από το ΙΟHmax της
οδηγούσας εξόδου.

Για την κατάσταση LOW: Προσθέτουμε όλα τα ΙILmax των οδηγούμενων

εισόδων. Πρέπει το άθροισμα να είναι μικρότερο από το IOLmax της οδηγούσας
εξόδου.

Παράδειγμα: Σχεδιάζετε ένα σύστημα όπου μία LS-TTL έξοδος οδηγεί δέκα LS-
TTL εισόδους και τρεις S-TTL εισόδους. Να εξετάσετε μήπως το σύστημα
υπερφορτώνεται στην κατάσταση LOW ή στην κατάσταση HIGH.
 Πίνακας ηλεκτρικών χαρακτηριστικών των οικογενειών TTL

ΚΑΤΑΛΛΗΛΗ ΟΔΗΓΗΣΗ ΦΟΡΤΙΩΝ ΑΠO TTL

VCC

LED LED
330
0 1
330
max 8mA max
TTL GATE
0.4mA
TTL GATE

Μια LS-TTL έξοδος απάγει πολύ περισσότερο ρεύμα απ’ όσο μπορεί να δώσει:
Απάγει 8mA σε κατάσταση LOW.
Δίνει 400μΑ σε κατάσταση HIGH.
Άρα είναι πιο σωστό να φέρνουμε τα φορτία σε κατάσταση ΟΝ,
όταν η έξοδος είναι LOW (Βλέπε σχήμα αριστερά).
 ΟΙΚΟΓΕΝΕΙΕΣ TTL

Τα σημερινά κυκλώματα TTL είναι κατασκευασμένα με βάση την τεχνολογία των

τρανζίστορ και των διόδων Schottky. Οι ονομασίες τους φέρουν τα παρακάτω
χαρακτηριστικά:

74S nn Schottky TTL

74LS nn Low power Schottky TTL
74AS nn Advanced Schottky TTL
74ALS nn Advance Low power Schottky TTL

74F nn Fast TTL

ΦΥΛΛΟ
ΔΕΔΟΜΕΝΩΝ
TTL
 ΕΝΟΤΗΤΑ 3Η

ΤΕΧΝΟΛΟΓΙΑ CMOS

Το τρανζίστορ FET επαφής

Το τρανζίστορ MOSFET

Πύλες CMOS

Ηλεκτρικά χαρακτηριστικά κυκλωμάτων CMOS

Τύποι εισόδων/εξόδων κυκλωμάτων CMOS

ΛΟΓΙΚΗ CMOS

ΣΤΙΣ ΔΕΚΑΕΤΙΕΣ ’80 ΚΑΙ ’90 ΠΑΡΑΤΗΡΗΘΗΚΕ ΜΙΑ ΜΕΤΑΚΙΝΗΣΗ

ΤΗΣ ΤΕΧΝΟΛΟΓΙΑΣ ΑΠΟ ΤΗ ΛΟΓΙΚΗ TTL ΠΡΟΣ ΜΙΑ ΝΕΑ
ΤΕΧΝΟΛΟΓΙΑ ICs ΠΟΥ ΕΞΑΣΦΑΛΙΖΕΙ ΥΨΗΛΟΤΕΡΗ ΟΛΟΚΛΗΡΩΣΗ,
ΥΨΗΛΟΤΕΡΕΣ ΤΑΧΥΤΗΤΕΣ ΚΑΙ ΜΙΚΡΟΤΕΡΗ ΚΑΤΑΝΑΛΩΣΗ.

Η ΤΕΧΝΟΛΟΓΙΑ ΑΥΤΗ ΣΤΗΡΙΖΕΤΑΙ ΣΤΟ ΤΡΑΝΖΙΣΤΟΡ MOSFET ΚΑΙ

ΟΝΟΜΑΖΕΤΑΙ ΤΕΧΝΟΛΟΓΙΑ CMOS (COMPLEMENTARY MOS).
 ΤΟ ΤΡΑΝΖΙΣΤΟΡ FET ΕΠΑΦΗΣ

To τρανζίστορ επαφής είναι διπολικό, δηλαδή λειτουργεί με δύο ειδών φορείς (n

και p). Αντίθετα, τα FET (Field Effect Transistors) είναι μονοπολικά και
λειτουργούν με n ή p φορείς.

FET n-καναλιού: Τεμάχιο ημιαγωγού

τύπου n, που στις πλευρές του έχει
υποστεί ισχυρή πρόσμιξη τύπου p+.
Οι δύο περιοχές βραχυκυκλώνονται
εξωτερικά και αποτελούν την πύλη
(Gate). Μεταξύ των δύο περιοχών p+
έχουμε το κανάλι ή δίαυλο του FET.
Στα άκρα (πάνω-κάτω) υπάρχουν
δύο ηλεκτρόδια που ονομάζονται
πηγή S (source) και απαγωγός D
(drain).

ΠΟΛΩΣΗ ΤΟΥ FET ΕΠΑΦΗΣ

Στο FET n-διαύλου ο απαγωγός

συνδέεται με το +, οπότε οι φορείς
(ηλεκτρόνια) απάγονται από τον
απαγωγό.
Η επαφή πύλης-πηγής (GS) πρέπει
να είναι ανάστροφα πολωμένη. Άρα
το VG πρέπει να είναι αρνητικό ως
προς Vs για n-δίαυλο και θετικό για
p-δίαυλο.
 ΚΑΤΑΣΤΑΣΕΙΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ FET ΕΠΑΦΗΣ

Όσο αυξάνει η ανάστροφη τάση VGS τόσο αυξάνει η περιοχή

φορτίων χώρου μέσα στον δίαυλο και άρα ο δίαυλος κλείνει,
ενώ το ρεύμα μικραίνει.

Άρα, ο δίαυλος μπορεί να κλείσει ή να ανοίξει (ON-OFF) με βάση το δυναμικό στην πύλη

Στο FET το ρεύμα του διαύλου εξαρτάται από το δυναμικό στην πύλη. Το
ρεύμα που διαρρέει την πύλη είναι ελάχιστο. Αυτή είναι άλλη μία διαφορά από
το διπολικό τρανζίστορ επαφής.

ΤΟ ΤΡΑΝΖΙΣΤΟΡ MOSFET
(Metal-Oxide-Semiconductor FET)

Στο MOSFET προσαύξησης n-διαύλου η

πηγή και ο απαγωγός είναι περιοχές
έντονης πρόσμιξης δοτών n+ μέσα στο
υπόστρωμα του p ημιαγωγού.
Η πύλη διαμορφώνεται σαν ένα σάντουϊτς
μετάλλου-οξειδίου (SiO2)-ημιαγωγού.
Το διηλεκτρικό SiO2 ανάμεσα στο
ηλεκτρόδιο της πύλης και στο p υπόστρωμα
έχει σαν αποτέλεσμα τη δημιουργία ενός
πυκνωτή.
Πόλωση και λειτουργία του MOSFET προσαύξησης n-διαύλου

Θετικό δυναμικό στην πύλη έχει σαν αποτέλεσμα τη δημιουργία διαύλου

τύπου n από τα ηλεκτρόνια που έλκονται στην περιοχή της πύλης.

Με θετικό δυναμικό στον απαγωγό σε σχέση με την πηγή, περνά ρεύμα μέσα
από τον δίαυλο.

ΤΟ MOSFET προσαύξησης p-διαύλου

Σε n-υπόστρωμα σχηματίζονται περιοχές p+ όπου δημιουργούνται τα

ηλεκτρόδια πηγής και απαγωγού. Η πύλη διαμορφώνεται πάλι σαν Μ-Ο-S.
Με αρνητικό δυναμικό στην πύλη απωθούνται τα ηλεκτρόνια και έλκονται οι
οπές, οπότε δημιουργείται δίαυλος τύπου p στην περιοχή της πύλης.
Με αύξηση του αρνητικού δυναμικού μειώνεται η αντίσταση Rds του p
διαύλου.

Άρα το MOSFET p-διαύλου λειτουργεί αντίθετα ως προς τα δυναμικά από

το MOSFET n-διαύλου.
 Bασική λειτουργία n-MOS και p-MOS

Vgs>0, Vgs<0,
Rds=0 Rds=0

To MOSFET p-διαύλου λειτουργεί αντίθετα ως προς τα δυναμικά

από το τρανζίστορ MOSFET n-διαύλου.

Τα δύο τρανζίστορ χρησιμοποιούνται συμπληρωματικά και η

τεχνολογία που προκύπτει ονομάζεται CMOS (complementary ή
συμπληρωματικά MOS)

ΛΕΙΤΟΥΡΓΙΚΑ ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ ΤΡΑΝΖΙΣΤΟΡ MOS

ΣΤΑ ΤΡΑΝΖΙΣΤΟΡ MOS Η ΑΝΤΙΣΤΑΣΗ ΤΗΣ ΠΥΛΗΣ ΕΙΝΑΙ ΠΟΛΥ

ΜΕΓΑΛΗ ΕΞΑΙΤΙΑΣ ΤΟΥ ΣΤΡΩΜΑΤΟΣ SiO2. ΑΡΑ ΤΟ ΡΕΥΜΑ ΤΗΣ
ΠΥΛΗΣ ΕΙΝΑΙ ΣΧΕΔΟΝ ΜΗΔΕΝ ΚΑΙ ΣΥΝΕΠΩΣ ΕΧΟΥΜΕ ΜΙΚΡΗ
ΚΑΤΑΝΑΛΩΣΗ.

ΤΟ ΤΡΑΝΖΙΣΤΟΡ MOS ΛΕΙΤΟΥΡΓΕΙ ΜΕ ΤΗΝ ΕΠΙΔΡΑΣΗ ΤΟΥ

ΗΛΕΚΤΡΙΚΟΥ ΠΕΔΙΟΥ ΤΗΣ ΠΥΛΗΣ ΚΑΙ ΟΧΙ ΤΟΥ ΡΕΥΜΑΤΟΣ, ΟΠΩΣ
ΣΥΜΒΑΙΝΕΙ ΣΤΟ ΔΙΠΟΛΙΚΟ ΤΡΑΝΖΙΣΤΟΡ. ΑΠO ΤΗΝ ΙΔΙΟΤΗΤΑ
ΑΥΤH ΠΡΟΕΡΧΕΤΑΙ Ο ΧΑΡΑΚΤΗΡΙΣΜΟΣ FIELD EFFECT.
Ο ΒΑΣΙΚΟΣ CMOS ΑΝΤΙΣΤΡΟΦΕΑΣ

Το MOS p-διαύλου έχει

αντίθετη συμπεριφορά από το
MOS n-διαύλου. Δηλαδή,
κλείνει όταν στην είσοδο έχει
LOW. Τότε, εξαιτίας της
πόλωσης VDD, η πύλη είναι
αρνητική σε σχέση με την
πηγή και το p-ΜOS άγει.

Προσέξτε το μοντέλο των

διακοπτών και τον πίνακα
λειτουργίας.

n-MOS και p-MOS = CMOS (συμπληρωματικά MOS)

ΣΥΜΒΟΛΙΣΜΟΣ ΤΗΣ ΛΟΓΙΚΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΑΝΤΙΣΤΡΟΦΕΑ

ΓΙΑ ΤΑ n ΔΙΑΥΛΟΥ ΚΑΙ p-ΔΙΑΥΛΟΥ MOS ΧΡΗΣΙΜΟΠΟΙΟΥΜΕ ΤΑ ΣΥΜΒΟΛΑ ΠΟΥ

ΦΑΙΝΟΝΤΑΙ ΣΤΟ ΠΑΡΑΚΑΤΩ ΔΙΑΓΡΑΜΜΑ ΤΟΥ ΑΝΤΙΣΤΡΟΦΕΑ:

ΣΤΑ ΕΞΗΣ ΘΑ ΧΡΗΣΙΜΟΠΟΙΟΥΜΕ ΑΥΤΑ ΤΑ

ΣΥΜΒΟΛΑ ΓΙΑ ΝΑ ΥΠΟΔΗΛΩΣΟΥΜΕ ΟΤΙ ΤΟ
p - MOS EINAI ON OTAN ΣΤΗΝ ΠΥΛΗ ΕΧΕΙ
LOW, ΕΝΩ ΤΟ ΑΝΤΙΣΤΡΟΦΟ ΣΥΜΒΑΙΝΕΙ ΜΕ
ΤΟ n-MOS.
CMOS NAND ΚΑΙ NOR
Για την κατασκευή NAND και NOR με k εισόδους χρειαζόμαστε
k n-ch και k p-ch MOS.

NAND δύο εισόδων

Όταν μία από τις δύο

εισόδους είναι LOW, τότε
ενεργοποιείται (ΟΝ) το ένα
από τα δύο p-ch MOS και η
έξοδος βρίσκει μια χαμηλής
αντίστασης διαδρομή προς
την τάση Vdd. Ταυτόχρονα,
η διαδρομή προς τη γη
εμποδίζεται από το n-MOS
που είναι OFF. Όταν και οι δύο είσοδοι είναι HIGH, τότε το p-
MOS είναι OFF ενώ τα n-MOS φέρνουν την
έξοδο στη γη.

ΜΟΝΤΕΛΟ ΔΙΑΚΟΠΤΩΝ ΓΙΑ CMOS ΠΥΛΗ NAND

Στην πύλη NOR χρησιμοποιούμε αντίστροφη διάταξη. Τα p-MOS είναι σε σειρά
και τα n-MOS παράλληλα:

ΑΣΚΗΣΗ: Να σχεδιάσετε το μοντέλο διακοπτών για την παραπάνω πύλη NOR.

ΠΥΛΕΣ ΜΕ ΠΕΡΙΣΣΟΤΕΡΕΣ ΕΙΣΟΔΟΥΣ

 Fan-in

O αριθμός εισόδων μιας πύλης σε μια συγκεκριμένη λογική οικογένεια ονομάζεται

fan-in της λογικής οικογένειας. Όσο αυξάνει το fan-in τόσο αυξάνει ο αριθμός των
τρανζίστορ σε σειρά (βλέπε για παράδειγμα τα τρανζίστορ Q1, Q3 στη NAND), οπότε
αυξάνει η αντίσταση σειράς. Αυτό δημιουργεί περιορισμούς, οπότε είναι καλύτερα να
συνδυάζουμε πύλες με λιγότερες εισόδους, που επιτυγχάνουν την ίδια
λειτουργικότητα:

ΜΗ ΑΝΑΣΤΡΕΦΟΥΣΕΣ ΠΥΛΕΣ CMOS

Στις περισσότερες ψηφιακές οικογένειες οι απλούστερες πύλες είναι οι

αναστρέφουσες (NAND, NOR, NOT). Για να πετύχουμε την μη-αντιστροφή, πρέπει
να βάλουμε στην έξοδο έναν ακόμη αντιστροφέα.

Έτσι, ο μη-αναστρέφων απομονωτής (buffer) δημιουργείται ως εξής:

ΗΛΕΚΤΡΙΚΗ ΣΥΜΠΕΡΙΦΟΡΑ CMOS

Τα ηλεκτρικά χαρακτηριστικά που πρέπει να λαμβάνονται υπόψη κατά τη σχεδίαση

ενός ψηφιακού κυκλώματος είναι τα εξής:
Λογικά επίπεδα δυναμικού: Οι έξοδοι των ψηφιακών πυλών παράγουν low και high
καταστάσεις σε συγκεκριμένα όρια, ενώ οι είσοδοι αναγνωρίζουν αυτές τις
καταστάσεις σε κάπως ευρύτερα όρια. Έτσι, υπάρχει το λεγόμενο «περιθώριο
θορύβου dc». Τα περιθώρια αυτά εγγυώνται ότι η μεγαλύτερη τιμή που μπορεί να
παράγει μια έξοδος σαν low είναι μικρότερη από την μεγαλύτερη τιμή που
καταλαβαίνει σαν low μια είσοδος.
Αντίστροφα: Η μικρότερη τιμή σε κατάσταση high μιας εξόδου είναι μεγαλύτερη από
την μικρότερη τιμή που καταλαβαίνει σαν high μια είσοδος.

Fanout: Ο μέγιστος αριθμός οδηγούμενων εισόδων από μία έξοδο, χωρίς

δυσάρεστες επιπτώσεις στην κατανάλωση ισχύος και στην ταχύτητα.

ΗΛΕΚΤΡΙΚΗ ΣΥΜΠΕΡΙΦΟΡΑ CMOS (συνέχεια)

Ταχύτητα: Ο χρόνος που χρειάζεται μια CMOS έξοδος για να έρθει από το LOW στο
HIGH. (Καθορίζεται από τον χρόνο μετάβασης και τον χρόνο διάδοσης).
Κατανάλωση ισχύος: Εξαρτάται από την εσωτερική δομή του CMOS, τα σήματα
που λαμβάνει, τις εισόδους που οδηγεί, τη συχνότητα εναλλαγών low-high.
Ευαισθησία στο θόρυβο: Ο θόρυβος μπορεί να προέρχεται από βιομηχανικές
εγκαταστάσεις και μηχανές, διαταραχές της τροφοδοσίας ή και από τις εναλλαγές
low-high μέσα στο ίδιο το κύκλωμα.
Ευαισθησία στην ηλεκτροστατική εκφόρτιση (EDC-electrostatic discharge)
Είδος εξόδων (ανοικτού απαγωγού, τριών καταστάσεων).
Ηλεκτρική συμπεριφορά: Λογικά επίπεδα και επίπεδα θορύβου

4.4V
3.15V
1.35V
0.1V

Περιθώριο θορύβου: 1.25V στην κατάσταση high και στην κατάσταση low.

Τα όρια του dc θορύβου σημαίνουν πόσος θόρυβος μπορεί να προστεθεί

στο σήμα, ώστε να το βγάλει έξω από τα όρια αναγνώρισης στην κατάσταση
low και high.

Ηλεκτρική συμπεριφορά: Ρεύματα εισόδων-εξόδων

Ρεύματα εισόδων: Μια CMOS είσοδος γενικά καταναλώνει ελάχιστο ρεύμα,

εξαιτίας της πολύ μεγάλης αντίστασης εισόδου. Στα φύλλα δεδομένων
χαρακτηρίζεται ως IIH και IIL.

Τυπική τιμή ΙΙmax = ±1μΑ. (Input current).

Ρεύματα εξόδων για οδήγηση εισόδων CMOS:

Τα μέγιστα ρεύματα για οδήγηση CMOS φορτίων είναι:

IOLmaxC = 0,02mA = 20μΑ.

IOΗmaxC = -0,02mA = 20μΑ.

I OL max C 20 
Υπολογισμός του fanout (low): fanout    20
I Im ax 1

Παρομοίως το fanout για κατάσταση high είναι 20.

Ηλεκτρική συμπεριφορά: Ρεύματα για μεγαλύτερα φορτία

Πολλές φορές το φορτίο που οδηγεί μια CMOS έξοδος μπορεί να μην είναι
CMOS, αλλά κάτι άλλο:

π.χ. LEDs, ηλεκτρονόμοι, ΤΤL είσοδοι.

Τότε, το ρεύμα μπορεί να είναι μεγαλύτερο και να προκαλεί απόκλιση από τις
μέγιστες και ελάχιστες τιμές του δυναμικού που προβλέπονται για την έξοδο.

Στις περιπτώσεις αυτές χρησιμοποιούμε άλλες προδιαγραφές ρευμάτων και

τάσεων για τις εξόδους του CMOS:

IOLmax = 4mA

ΙΟΗmax= -4mA

Ρεύματα εξόδων CMOS για φορτία CMOS και TTL

 Σχόλια για τη χρήση των ολοκληρωμένων CMOS

Σχόλιο 1: Οι μη χρησιμοποιούμενες είσοδοι των πυλών CMOS πρέπει να

προσδένονται σε άλλες εισόδους που χρησιμοποιούνται ή να οδηγούνται
σταθερά στα 5V.

Σχόλιο 2: Υπάρχει περίπτωση να συμβεί διάτρηση του διηλεκτρικού στην πύλη,

εξαιτίας στατικών φορτίων (Electrostatic Discharge). Στην περίπτωση αυτή θα
καταστραφεί το CMOS. Άρα απαιτείται ιδιαίτερη προσοχή στη χρήση. Πάντως,
τα σημερινά CMOS έχουν ειδική προστασία που μειώνει αυτόν τον κίνδυνο.

ΤΥΠΟΙ ΕΙΣΟΔΩΝ ΚΑΙ ΕΞΟΔΩΝ ΣΕ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ CMOS

Είσοδοι Schmitt trigger: Η τυπική καμπύλη εισόδου-εξόδου σ’ έναν αντιστροφέα

είναι αυτή που φαίνεται στο σχ. α. Στο σχ. β φαίνεται η χαρακτηριστική καμπύλη
εισόδου-εξόδου ενός κυκλώματος με είσοδο Schmitt-trigger.

Ένα κύκλωμα Schmitt-trigger δημιουργεί μια υστέρηση, καθώς μετακινεί το κατώφλι

της εναλλαγής της εισόδου, όπως φαίνεται στο σχ. β. Η έξοδος από Low γίνεται High
όταν η είσοδος πέσει κάτω από 2.1V. Από High γίνεται Low όταν Vin>2.9V.
 Τύποι εισόδων: Είσοδοι Schmitt-trigger

Στο σχήμα φαίνεται η μεταβολή της εξόδου για σήμα εισόδου (επάνω) με θόρυβο, όταν η
είσοδος είναι απλή και όταν είναι Schmitt-trigger (κάτω).

Έξοδοι τριών καταστάσεων (Tri-State)

Κύκλωμα απομονωτή τριών καταστάσεων

Εκτός από τις καταστάσεις Low και High η έξοδος μπορεί να πάρει τρίτη κατάσταση
υψηλής αντίστασης High-Z.
Με τη βοήθεια της εισόδου ENABLE μπορούμε να δημιουργήσουμε το Tri-State Bus.
 ΕΝΟΤΗΤΑ 4Η

ΤΕΧΝΟΛΟΓΙΑ ΚΑΤΑΣΚΕΥΗΣ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ

ΦΩΤΟΛΙΘΟΓΡΑΦΙΑ

Ταβήματα της φωτολιθογραφίας

Μάσκες, φωτορεζίστ, έκθεση σε UV ακτινοβολία

Δημιουργία τρανζίστορ CMOS

Πρόοδος στην πυκνότητα και τις διαστάσεις των Ο.Κ.

ΤΕΧΝΟΛΟΓΙΑ ΚΑΤΑΣΚΕΥΗΣ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ

ΦΩΤΟΛΙΘΟΓΡΑΦΙΑ

ΔΙΣΚΟΣ ΠΥΡΙΤΙΟΥ ΚΑΙ ΣΧΕΔΙΑΣΜΟΣ ΚΥΚΛΩΜΑΤΩΝ

Σε κάθε δίσκο δημιουργούμε πολλά ολοκληρωμένα κυκλώματα,

ακολουθώντας μια φωτο-λιθογραφική διαδικασία που περιγράφεται
παρακάτω.
 ΠΡΩΤΑ ΒΗΜΑΤΑ ΤΗΣ ΦΩΤΟΛΙΘΟΓΡΑΦΙΚΗΣ ΔΙΑΔΙΚΑΣΙΑΣ

1. Απόθεση στρώματος
διοξειδίου του πυριτίου.

2. Απόθεση στρώματος
υλικού πάνω στο οξείδιο

3. Εφαρμογή
φωτοευαίσθητου
στρώματος (photoresist)

ΕΚΘΕΣΗ ΣΤΟ ΦΩΣ ΚΑΙ ΜΕΤΑΦΟΡΑ ΤΟΥ ΤΥΠΩΜΕΝΟΥ ΚΥΚΛΩΜΑΤΟΣ

1. Το σχέδιο του κυκλώματος

σχεδιάζεται στον υπολογιστή και
μεταφέρεται σε ειδικό πλακίδιο,
όπου οι γραμμές δημιουργούνται
με μεταλλικό χρώμιο.

2. Το πλακίδιο χρησιμοποιείται ώστε

με μια οπτική διάταξη να
απεικονιστεί το σχέδιο πάνω στο
φωτοευαίσθητο υλικό. Εκεί όπου
υπάρχει σχέδιο κυκλώματος
(χρώμιο) δημιουργείται σκιά.
 ΑΠΟΞΕΣΗ ΜΕΤΑΛΛΟΥ ΚΑΙ ΑΠΟΜΑΚΡΥΝΣΗ ΥΛΙΚΟΥ

Το φωτοευαίσθητο υλικό
απομακρύνεται από τα σημεία
όπου έπεσε φως με μια
διαδικασία εμφάνισης, όπως
στη φωτογραφία.

Κατόπιν, το υλικό
απομακρύνεται με μια
διαδικασία απόξεσης (etching).

Τέλος, απομακρύνεται και το

φωτοευαίσθητο υλικό από την
επιφάνεια του μετάλλου, με
κατάλληλα διαλυτικά.

Σχέδιο photoresist

To σχέδιο που δημιουργείται με το photoresist μπορεί να χρησιμοποιηθεί για

αφαίρεση υλικού με απόξεση, για πρόσθεση υλικού στα κενά όπου αφαιρείται
το photoresist και για dopping, δηλαδή εισαγωγή πρόσμιξης στα κενά (π.χ. με
ion-implantation).
 Συστήματα φωτολιθογραφίας:
οπτικής και ηλεκτρονικής δέσμης

Μια άλλη παράσταση της διαδικασίας…

Μια άλλη παράσταση της διαδικασίας (συνέχεια…)

Για τη δημιουργία ενός κυκλώματος είναι απαραίτητη η επανάληψη της

παραπάνω διαδικασίας δεκάδες φορές, ώστε να δημιουργηθούν οι
απαραίτητες στρώσεις.
ΚΑΤΑΣΚΕΥΗ MOSFET

Στα σχήματα αυτά φαίνονται οι

περιοχές πρόσμιξης και
μεταλλοποίησης για την κατασκευή
του MOSFET πάνω στο wafer του
πυριτίου.

Η διαδικασία
δημιουργίας ενός
τρανζίστορ MOSFET
Μεταβολή της κλίμακας ολοκλήρωσης με τα χρόνια

Τεχνολογία 90nm της Intel

Εικόνα της πύλης MOSFET τρανζίστορ, με ανάλυση σε

ατομικό επίπεδο.
Πρόοδος στην κατασκευή ολοκληρωμένων κυκλωμάτων

1960 1990

ΕΝΟΤΗΤΑ 5Η

ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ
ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ
Α΄

Εισαγωγικόπαράδειγμα: σχεδίαση απλού επεξεργαστή

Αποκωδικοποιητές (74LS138, 74LS139, 74LS245)

Aπομονωτές τριών καταστάσεων

 Εισαγωγικό παράδειγμα: Ένας απλός Επεξεργαστής

Ποια κυκλώματα περιλαμβάνονται

(Η χρήση τους στον επεξεργαστή πρέπει να είναι απολύτως

κατανοητή στο τέλος των παραδόσεων του μαθήματος.)

1. Συνδυαστικά: Αποκωδικοποιητές, πολυπλέκτης, αθροιστής,

αφαιρέτης.
2. Ακολουθιακά: Καταχωρητές, απαριθμητές.
3. Μνήμες (σε πλήρες υπολογιστικό κύκλωμα).
Επιμέρους κυκλώματα του επεξεργαστή: Κύκλωμα Ελέγχου

ΑΠOΚΩΔΙΚΟΠΟΙΗΤΕΣ (DECODERS):

ΑΠOΚΩΔΙΚΟΠΟΙΗΤΕΣ (DECODERS): m είσοδοι απεικονίζονται σε n

εξόδους προκειμένου να παράγουν συγκεκριμένη λογική. Τα
κυκλώματα αυτά έχουν, επίσης, κάποιες εισόδους ενεργοποίησης.

Παραδείγματα:
Αποκωδικοποιητής BCD σε δεκαδικό
ή δεκαδικό σε BCD.
Αποκωδικοποιητής 7 τομέων.
Δυαδικός αποκωδικοποιητής n-σε-2n.
Δυαδικός αποκωδικοποιητής
Ο δυαδικός αποκωδικοποιητής
έχει n εισόδους και 2n εξόδους.
Χρησιμοποιείται προκειμένου να
επιλέξουμε μία από τις 2n
εξόδους, με τη βοήθεια των n
εισόδων.

Παράδειγμα είναι ο αποκωδικο-

ποιητής διευθύνσεων, που χρη-
σιμοποιούμε για να επιλέξουμε
μία διεύθυνση μνήμης από
σύνολο 2n, με τη βοήθεια n
γραμμών του διαδρόμου
διευθύνσεων.
Παρατηρείστε τη λειτουργία της
εισόδου Enable.

Αποκωδικοποιητής 3:8

Οι τρεις είσοδοι αποκω-

δικοποιούνται σε οκτώ
εξόδους, που η κάθε μια
αντιπροσωπεύει έναν από
τους ελάχιστους όρους
(minterms) των n μεταβλητών
εισόδου.
Το ολοκληρωμένο κύκλωμα 74LS139 - Βασική λειτουργία

Το 74LS139 είναι ένας δυαδικός αποκωδικοποιητής με δύο εισόδους,

τέσσερις εξόδους και μία είσοδο ενεργοποίησης. Για κάθε δυνατό
συνδυασμό των εισόδων μόνον μία έξοδος βρίσκεται σε λογικό μηδέν,
ενώ οι άλλες βρίσκονται σε λογικό 1. Όταν ένας ακροδέκτης
ενεργοποιείται με λογικό μηδέν ονομάζεται active low και συμβολίζεται
με τον κύκλο, όπως φαίνεται στο σχήμα.

Το ολοκληρωμένο κύκλωμα 74LS139

Διάγραμμα ακροδεκτών-κυκλωματικό διάγραμμα

 ΑΣΚΗΣΗ

Να σχεδιάσετε δυαδικό αποκωδικοποιητή με τρεις εισόδους και οκτώ

εξόδους, χρησιμοποιώντας ένα 74LS139 (ή αλλιώς δύο ½ 74LS139).
Να περιγράψετε τη λειτουργία του κυκλώματος με τη βοήθεια του πίνακα
αληθείας.

(Υπόδειξη:
Σκεφθείτε να αξιοποιήσετε τις εισόδους Enable του ολοκληρωμένου
κυκλώματος προκειμένου να επιλέγετε μία από τις δύο ομάδες εξόδων).

Ο ολοκληρωμένος αποκωδικοποιητής 3-σε-8 74LS138

O 74LS138 είναι ένα MSI που

λειτουργεί ως δυαδικός
αποκωδικοποιητής 3 εισόδων
Α,Β,C, και 8 εξόδων Υ0-Υ7.
Επίσης, έχει τρεις εισόδους
ενεργοποίησης, που το
βοηθούν να συνδεθεί με άλλα
όμοια ολοκληρωμένα
κυκλώματα σε συνδεσμολογία
καταρράκτη.
Στο διπλανό σχήμα εξετάστε
το ρόλο των εισόδων
ενεργοποίησης G1, G2A, G2B.
Παρατηρείστε ότι οι έξοδοι
είναι active Low.
 Σχεδίαση αποκωδικοποιητή 4-σε-16
με το 74LS138 σε συνδεσμολογία καταρράκτη

Εξηγείστε τη λειτουργία του

διπλανού κυκλώματος και δώστε
τον πίνακα αληθείας.

Σχεδίαση αποκωδικοποιητή με τη βοήθεια γλώσσας περιγραφής υλικού (HDL)

library IEEE;
use IEEE.std_logic_1164.all;
entity V74x138 is
port (G1, G2A_L, G2B_L: in STD_LOGIC; ---Enable Inputs
A: in STD_LOGIC_VECTOR (2 down to 1); ---select inputs
Y_L: out STD_LOGIC_VECTOR (7 down to 0); ---decoded outputs
end V74x138;
architecture V74x138_a of V74x138 is
signal Y_L_i: STD_LOGIC_VECTOR (0 down to 7);
begin
with A select Y_L_i <=
“01111111” when “000”,
“10111111” when “001”,
“11011111” when “010”,
“11101111” when “011”,
“11110111” when “100”,
“11111011” when “101”,
“11111101” when “110”,
“11111110” when “111”,
“11111111” when others;
Y_L <= Y_L_i when (G1 and not G2A_L and not G2B_L)=‘1’ else “11111111”;
end V74x138_a;
 Αποκωδικοποιητής επτά τομέων

Η απεικόνιση επτά τομέων χρησιμοποιεί μια ειδική διάταξη

LED προκειμένου να αναπαραστήσει τους αριθμούς του
δεκαδικού συστήματος και ορισμένα γράμματα και σύμβολα.

Ο αποκωδικοποιητής επτά τομέων έχει τέσσερις εισόδους,

όπου λαμβάνει τον κώδικα BCD και επτά εξόδους, οι οποίες
οδηγούν την οθόνη επτά τομέων.
Τυπικό ολοκληρωμένο που κάνει αυτή την αποκωδικοποίηση
είναι το 74LS49 ή το 74LS47.

To ολοκληρωμένο κύκλωμα 74LS47

 Παράδειγμα χρήσης του 74LS47
VDD
5V

CA

U3

AB CDEFG
U1
7 A OA 13
1 B OB 12
2 C OC 11
J1 6 D OD 10
OE 9
Key = A 3 ~LT OF 15
5 ~RBI OG 14
J2 4 ~BI/RBO

74LS47N

Key = B
VCC
J3 5V

Key = C
GND

J4

V1 Key = D
5 V

ΑΣΚΗΣΗ

Να σχεδιάσετε αποκωδικοποιητή BCD σε δεκαδικό.

 ΑΠΟΜΟΝΩΤΕΣ ΤΡΙΩΝ ΚΑΤΑΣΤΑΣΕΩΝ (TRI-STATE)

ΟΙ ΔΙΑΤΑΞΕΙΣ ΜΕ ΕΞΟΔΟΥΣ ΤΡΙΩΝ ΚΑΤΑΣΤΑΣΕΩΝ ΔΙΑΘΕΤΟΥΝ ΕΝΑΝ

ΕΠΙΠΛΕΟΝ ΑΚΡΟΔΕΚΤΗ ΕΙΣΟΔΟΥ, ΤΟΝ ΑΚΡΟΔΕΚΤΗ ENABLE. Η ΕΞΟΔΟΣ
ΠΕΡΝΑ ΑΠO ΜΙΑ ΒΑΘΜΙΔΑ ΑΠΟΜΟΝΩΣΗΣ, ΠΟΥ ΜΠΟΡΕΙ ΝΑ ΔΗΜΙΟΥΡΓΕΙ ΚΑΙ
ΑΝΤΙΣΤΡΟΦΗ (INVERTING OR NON-INVERTING BUFFER).
Η ΕΙΣΟΔΟΣ ENABLE ΜΠΟΡΕΙ ΝΑ ΕINAI ACTIVE-LOW Ή HIGH.

ΟΤΑΝ Η ΕΙΣΟΔΟΣ ENABLE ΔΕΝ ΕΙΝΑΙ ΕΝΕΡΓΟΠΟΙΗΜΕΝΗ ΤΟΤΕ Η ΕΞΟΔΟΣ

ΕΙΝΑΙ FLOATING, ΔΗΛΑΔΗ ΕΜΦΑΝΙΖΕΙ ΜΙΑ ΜΕΓΑΛΗ ΑΝΤΙΣΤΑΣΗ, ΣΑΝ ΝΑ ΜΗΝ
ΕΙΝΑΙ ΣΥΝΔΕΔΕΜΕΝΗ. ΟΤΑΝ ΤΟ ENABLE ΕΙΝΑΙ ΕΝΕΡΓΟΠΟΙΗΜΕΝΟ, ΤΟΤΕ Η
ΕΞΟΔΟΣ ΛΕΙΤΟΥΡΓΕΙ ΚΑΝΟΝΙΚΑ.

Εφαρμογή απομονωτή τριών καταστάσεων

Με τη βοήθεια του
Enable και των εξόδων
τριών καταστάσεων,
διαφορετικές πηγές
μπορούν να μοιράζονται
τον ίδιο διάδρομο
δεδομένων.

Στο παραπάνω σχήμα τα δεδομένα P,Q,R,S,T,U,V,W μπορούν να

μοιράζονται την ίδια γραμμή SDATA με τη βοήθεια ενός αποκωδικοποιητή
74LS138, που επιλέγει ποιος απομονωτής εποικοινωνεί με τη γραμμή.
 Το ολοκληρωμένο κύκλωμα 74x245 : Tri-state Tranceiver

Τα δεδομένα μπορούν να
μεταδοθούν από δεξιά
προς τα αριστερά ή από
αριστερά προς τα δεξιά,
ανάλογα με τη λογική
κατάσταση του ακροδέκτη
DIR.

Παράδειγμα χρήσης αποκωδικοποιητή

και απομονωτών τριών καταστάσεων
5V INPUT
2-BIT LOGICAL OPERATIONS
J1 J2 WITH BINARY DECODER
VCC X5

X1 2.5 V
TRI-STATE BUFFERS
Key = C Key = D 2.5 V
74LS125N
Bus1 U2A

X2 U6A
INPUT DATA BUS 74LS08D
2.5 V
GND U3A 74LS125N

X3 U6B
74LS32N

2.5 V
U4A 74LS125N

X4 U6C
74LS86D
2.5 V
U5A 74LS125N

VCC
74LS00D U6D
5V
J4
U1A
2 1A 1Y0 4
3 1B 1Y1 5
Key = A 1Y2 6
1 ~1G 1Y3 7

J3 74LS139D

GND
Key = B DECODER
GND
SELECTION LINES
Ένας αποκωδικοποιητής σε συνδυασμό με απομονωτές τριών
καταστάσεων λειτουργεί, στην ουσία, ως πολυπλέκτης.

ΕΝΟΤΗΤΑ 6Η

ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ
ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ
Β΄

Πολυπλέκτες της τυπικής λογικής (74LS151, CD4051, 74LS157)

Αριθμητικά κυκλώματα (αθροιστές, 74LS283)

Aφαιρέτες, πολλαπλασιαστές

Συγκριτές (74LS85, CD4085)

 ΠΟΛΥΠΛΕΚΤΕΣ - MULTIPLEXERS

Ένας πολυπλέκτης έχει n κανάλια εισόδου και ένα κανάλι εξόδου. Η λειτουρ-
γία του είναι να επιλέγει μία από τις n εισόδους και να την βγάζει στην έξοδο,
με τη βοήθεια s γραμμών επιλογής (2s=n).

Υπενθύμιση: Πολυπλέκτης 2:1

Πίνακας αληθείας και κύκλωμα

πολυπλέκτη με δύο εισόδους, μία έξοδο
και μια γραμμή επιλογής.
Να χρησιμοποιήσετε πίνακα Karnaugh
για να επιβεβαιώσετε το κύκλωμα.
ΠΟΛΥΠΛΕΚΤΗΣ 74LS151, 8 ΣΕ 1

ΑΣΚΗΣΗ:
Να χρησιμοποιήσετε 4
πολυπλέκτες 74LS151, ένα
74LS139 και μια OR 74x32,
για να κατασκευάσετε
πολυπλέκτη 32 σε 1.

ΑΝΑΛΟΓΙΚΟΣ-ΨΗΦΙΑΚΟΣ ΠΟΛΥΠΛΕΚΤΗΣ CMOS: CD4051

Λειτουργία του πολυπλέκτη ως γεννήτρια συναρτήσεων

Ποιόν πίνακα αληθείας

υλοποιεί το κύκλωμα του
διπλανού σχήματος;
Να σχεδιάσετε κύκλωμα με
τον πολυπλέκτη CD4051
που να υλοποιεί την πύλη
NAND τριών εισόδων.
 BAΣΙΚΟ ΚΥΚΛΩΜΑ ΠΟΛΥΠΛΕΞΙΑΣ - ΑΠΟΠΟΛΥΠΛΕΞΙΑΣ

ΠΟΛΥΠΛΕΚΤΗΣ 4-BITS: 74LS157

Tο κύκλωμα αυτό
επιλέγει τέσσερα bits
από τα οκτώ με S=0
και τα άλλα τέσσερα
με S=1.
 ΑΡΙΘΜΗΤΙΚΑ ΚΥΚΛΩΜΑΤΑ: Ημιαθροιστής

A U1A
Sum

74LS86N

B U3A Cout

74LS08N

Αθροιστές
A U2A
U2B
Sum

7486N
B 7486N*

U1A
U3A
U3B
Cout
7408N*
7432N*
7432N*
U1B

7408N*
Cin

U1C
X1
A Sum
7408N* B Cout
Cin

Πλήρης αθροιστής με είσοδο και έξοδο κρατούμενου (Carry) Fulladdr

Σε τι διαφέρει ο πλήρης αθροιστής από τον ημιαθροιστή;

 Αθροιστής τεσσάρων bits
A0

A1

A2

A3

B0 X1
A Sum
B1 B
Cin
Cout

B2
Fulladdr
B3 IO11
X2 U1A
A Sum
IO12
B Cout 2 1A1 1Y1 18
4 1A2 1Y2 16
Cin
6 1A3 1Y3 14 IO13
8 1A4 1Y4 12
Cin 1 IO14
Fulladdr ~1G
X3 74LS244N
G1 A Sum
B Cout
Cin

Fulladdr

X4
A Sum IO15
B Cout
Cin

Fulladdr

Ολοκληρωμένος αθροιστής 74LS83 – 74LS283

Να δημιουργήσετε αθροιστή 8-bits με κατάλληλη χρήση του

κυκλώματος 74LS283.
 Αφαιρέτης

Με βάση το παραπάνω κύκλωμα σκεφθείτε πως μπορούμε να

χρησιμοποιήσουμε τον αθροιστή για να κάνουμε αφαίρεση. Προσέξτε πώς
οι πύλες XOR υλοποιούν την έκφραση του συμπληρώματος ως προς 2.

Δυαδικός πολλαπλασιαστής

Δυαδικός πολλαπλασιαστής 2 bit x 2 bit

ΣΥΓΚΡΙΤΕΣ - COMPARATORS

Συγκριτής ισότητας

Να επιβεβαιώσετε ότι για ίδιες εισόδους η έξοδος DIFF είναι μηδέν.

Συγκριτής δύο-bits

gi

a gi
Key = D
ei
Key = A

X2

2.5 V
V1 U4A
5 V U2B g0 greater_out
U2A

74LS32N
74LS08N X1
b 74LS08N

2.5 V
U1A U2C
U3A eo

74LS04D 74LS08N equal_out

Key = B 74LS86N
 Συγκριτής 4-bits

Κάθε βαθμίδα του κυκλώματος περιλαμβάνει έναν συγκριτή

δύο bits, όπως αυτός της προηγούμενης διαφάνειας. Προσέξτε
πώς γίνεται η σύνδεση των διαδοχικών βαθμίδων (cascading).
Οι διάδρομοι είναι 4-bits.

Ολοκληρωμένοι Συγκριτές της τυπικής λογικής

Το TTL 74LS85 είναι ένας MSI

συγκριτής 4 bits που παρέχει
εξόδους για τις περιπτώσεις που
Α>Β, Α<Β, Α=Β.

Ίδια λειτουργία επιτελεί και το CMOS

ολοκληρωμένο 4585.
Φύλλο δεδομένων
του 74LS85:
Πίνακας αληθείας και
διάγραμμα ακροδεκτών

Άσκηση
 ΕΝΟΤΗΤΑ 7Η

ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ

Μάνδαλο τύπου D και D-Flip-Flop

D-Registers 74LS175, 74LS374, 74LS273

MSI καταχωρητές ολίσθησης

Ολοκληρωμένοι Απαριθμητές (74LS193)

ΔΙΣΤΑΘΗ ΚΥΚΛΩΜΑΤΑ

Το κύκλωμα του σχήματος έχει δύο

σταθερές καταστάσεις, HIGH και
LOW. Η έξοδος διατηρείται
αμετάβλητη, άπαξ και βρεθεί στη μία
ή στην άλλη κατάσταση.

Το R-S latch συμπεριφέρεται ως δισταθές στοιχείο όταν R=0, S=0.

Δηλαδή, κλειδώνει στην κατάσταση όπου έχει οδηγηθεί προηγουμένως,
με τη βοήθεια των εισόδων R και S.
Μανδαλωτές και Flip-flops

Κυκλωματικό σύμβολο για

R-S latch

S-bar R-bar latch με πύλες NAND και πίνακας αληθείας

Latch: σαρώνει τις εισόδους και ανανεώνει τις εξόδους διαρκώς.
Flip-flop: ανανεώνει την έξοδο σε στιγμές που καθορίζονται από είσοδο ρολογιού.

R-S μάνδαλο με είσοδο enable:

Θέτει ή μηδενίζει μια σημαία, ανάλογα με τις συνθήκες.

ή
 Μάνδαλο τύπου D: Αποθηκεύει ένα bit πληροφορίας

Μάνδαλο τύπου D: (α) κύκλωμα με πύλες NAND (b) Πίνακας αληθείας (c) Λογικό σύμβολο

D flip-flop που σκανδαλίζεται από μέτωπο παλμού

Αποτείται από δύο μάνδαλα D, που το ένα λέγεται Master και το άλλο
Slave. Το πρώτο ανοίγει και ακολουθεί την είσοδο όταν Clock LOW.
Όταν CLK=1 το Master κλείνει, όμως το Slave ανοίγει και μεταφέρει την
έξοδο του πρώτου στην έξοδο Q. Το Slave είναι ανοιχτό όσο CLK=1,
όμως αλλάζει κατάσταση μόνον στη αρχή (με το μέτωπο του παλμού
CLK), αφού μετά το Master κλειδώνει.
 Παράδειγμα εφαρμογής μανδαλωτή σε σύστημα συναγερμού

D-Register 4 bit 74LS175

8-bit Registers 74LS374 και 74LS273

Shift-Registers Καταχωρητές ολίσθησης

Καταχωρητές σειριακής εισόδου-σειριακής εξόδου (αριστερά) και σειριακής

εισόδου παράλληλης εξόδου (δεξιά).
Καταχωρητές ολίσθησης: Σειριακής εισόδου-παράλληλης εξόδου (SIPO)

Parallel in - Serial Out (PISO) και Parallel In - Parallel Out

(PIPO) καταχωρητές
 Σειριακή μεταφορά δεδομένων

MSI καταχωρητές

Καταχωρητής
ολίσθησης 8 bits Παράλληλης Γενικός
σειριακής εισόδου- εισόδου-σειριακής καταχωρητής
παράλληλης εξόδου εξόδου ολίσθησης
 ΠΑΡΑΔΕΙΓΜΑ ΓΕΝΙΚΟΥ
ΚΑΤΑΧΩΡΗΤΗ

Στο διπλανό σχήμα

φαίνεται μια εφαρμογή με
τον καταχωρητή ολίσθησης
74LS194. Οι ακροδέκτες
9,10 χρησιμοποιούνται για
να ορίζεται ο τρόπος
λειτουργίας του κατά-
χωρητή (βλέπε πίνακα). Η
σειριακή είσοδος γίνεται
από τους ακροδέκτες 2 ή 7
ενώ η παράλληλη φόρ-
τωση από τους 1-4. οι
ακροδέκτες 12-15 χρησι-
μεύουν για έξοδο (παράλ-
ληλη ή σειριακή).

Απαριθμητές
Aσύγχρονοι δυαδικοί απαριθμητές

V1
5 V 4 U1A 10 U1B 4 U2A 10 U2B
~1PR ~2PR ~1PR ~2PR
3 1J 1Q 5 11 2J 2Q 9 3 1J 1Q 5 11 2J 2Q 9
1 1CLK 13 2CLK 1 1CLK 13 2CLK
2 1K ~1Q 6 12 2K ~2Q 7 2 1K ~1Q 6 12 2K ~2Q 7
~1CLR ~2CLR ~1CLR ~2CLR
CLOCK
15 74LS112D 14 74LS112D 15 74LS112D 14 74LS112D
J1

X4
Key = Space X1 X2 X3
2.5 V
2.5 V 2.5 V 2.5 V

CLEAR
J2

Key = A
Το Ο.Κ. 74LS193: Σύγχρονος δυαδικός απαριθμητής

ΕΝΟΤΗΤΑ 8Η

ΜΝΗΜΕΣ ROM ΚΑΙ RΑΜ

Δομή μνημών ROM

Στατικές μνήμες RAM

Δυναμικές μνήμες RAM

Πολυπλεξία και αποκωδικοποίηση διευθύνσεων

 ΜΝΗΜΕΣ ROM

Μια μνήμη ROM είναι ένα συνδυαστικό κύκλωμα με n εισόδους και b

εξόδους. Μπορεί να αποθηκεύσει 2nxb bits πληροφορίας. Μπορεί να
θεωρηθεί σαν ένας αποκωδικοποιητής που για κάθε συνδυασμό εισόδων
εξάγει ένα προκαθορισμένο συνδυασμό εξόδων. Παράδειγμα, η ROM του
πίνακα αποθηκεύει 23x4 bits.

ΑΠΟΘΗΚΕΥΣΗ ΑΡΧΕΙΟΥ ΣΕ ROM –

ΠΙΝΑΚΑΣ ΠΟΛΛΑΠΛΑΣΙΑΣΜΟΥ

ΕΝΑ ΑΡΧΕΙΟ ΜΠΟΡΕΙ ΝΑ ΟΡΙΣΕΙ ΤΟΝ ΠΙΝΑΚΑ ΑΛΗΘΕΙΑΣ ΠΟΥ ΑΠΟΘΗΚΕΥΕΤΑΙ ΣΕ

ΜΙΑ ROM. ΤΟ ΑΡΧΕΙΟ ΠΕΡΙΛΑΜΒΑΝΕΙ ΤΑ ΔΕΔΟΜΕΝΑ ΠΟΥ ΑΠΟΘΗΚΕΥΟΝΤΑΙ ΣΕ
ΚAΘΕ ΔΙEΥΘΥΝΣΗ. ΠΑΡΑΔΕΙΓΜΑ, ΤΟ ΑΡΧΕΙΟ ΤΟΥ ΠΑΡΑΠΑΝΩ ΠΙΝΑΚΑ ΠΕΡΙΕΧΕΙ
ΤΑ ΔΕΔΟΜΕΝΑ ΓΙΑ ΜΙΑ MΝΗΜΗ ROM ΠΟΥ ΕΠΙΤΕΛΕΙ ΠΟΛΛΑΠΛΑΣΙΑΣΜΟ 4Χ4.
 ΛΟΓΙΚΕΣ ΣΥΝΔΕΣΕΙΣ ΣΕ ΜΝΗΜΕΣ ROM

ΜΝΗΜΗ ROM 23x4 ΟΠΟΥ Η ΑΠΟΘΗΚΕΥΣΗ ΓΙΝΕΤΑΙ ΜΕ ΤΗΝ ΤΕΧΝΟΛΟΓΙΑ

ΤΩΝ ΔΙΟΔΩΝ. ΟΠΟΥ ΘΕΛΟΥΜΕ ΝΑ ΑΠΟΘΗΚΕΥΣΟΥΜΕ 0 ΤΟΠΟΘΕΤΟΥΜΕ
ΜΙΑ ΔΙΟΔΟ, ΟΠΩΣ ΣΤΟ ΔΙΑΓΡΑΜΜΑ. ΝΑ ΒΡΕΙΤΕ ΤΟΝ ΠΙΝΑΚΑ ΑΛΗΘΕΙΑΣ ΠΟΥ
ΥΛΟΠΟΙΕΙ Η ΜΝΗΜΗ.

ΕΣΩΤΕΡΙΚΗ ΔΟΜΗ ΜΝΗΜΗΣ ROM 128x1

Η παραπάνω διάταξη υλοποιεί μια μνήμη 128 θέσεων που απομνημονεύουν 1 bit η κάθε
μια. Κάθε γραμμή του πίνακα (8x16) αποθηκεύει μια λέξη των 16bits και επιλέγεται με τα
τρία ανώτερα bits της διεύθυνσης. Τα 4 κατώτερα bits της διεύθυνσης επιλέγουν το
επιθυμητό δεδομένο με τη βοήθεια πολυπλέκτη 16 προς 1.
 ΤΡΑΝΖΙΣΤΟΡ MOS ΩΣ ΣΤΟΙΧΕΙΑ ΑΠΟΘΗΚΕΥΣΗΣ ΣΕ ROM

ΤΟ ΠΑΡΑΠΑΝΩ ΣΧΗΜΑ ΔΕΙΧΝΕΙ ΠΩΣ ΕΙΝΑΙ ΔΥΝΑΤΟ ΝΑ ΧΡΗΣΙΜΟΠΟΙΗΘΟΥΝ MOS

ΤΡΑΝΖΙΣΤΟΡ, ΑΝΤΙ ΓΙΑ ΔΙΟΔΟΥΣ, ΣΕ ΜΙΑ ROM. ΟΤΑΝ ΕΝΕΡΓΟΠΟΙΕΙΤΑΙ ΜΙΑ
ΓΡΑΜΜΗ ΔΕΔΟΜΕΝΩΝ ΤΑ MOS ΑΓΟΥΝ ΚΑΙ ΟΙ ΚΑΤΑΚΟΡΥΦΕΣ ΓΡΑΜΜΕΣ ΤΩΝ BITS
ΟΔΗΓΟΥΝΤΑΙ ΣΤΗ ΓΗ.

ΤΥΠΟΙ ROM

Mask Programmable ROMs ή Mask ROMs

PROM – Programmable ROMs (καταστροφή υπαρχουσών συνδέσεων - fuses
για αποθήκευση λογικού 0).
EPROM – Erasable programmable ROM (τεχνολογία MOS με floating gate και
μονωτικό υλικό. Μπορούν να διαγραφούν με υπεριώδες φώς).

OTP ROMs. (One time Programmable ROMs. ΕPROMs χωρίς παράθυρο

διαγραφής).

ΕΕPROMs (Electrically Erasable Programmable ROMs. Όπως οι EPROM αλλά

με λεπτότερο μονωτικό στρώμα γύρω από τις επιπλέουσες πύλες).
ΣΤΑΤΙΚΕΣ RAM

Βασική δομή μιας RAM 2n x b

και λειτουργικό διάγραμμα:
Όταν SEL_L=1, OUT=Q.
Όταν SEL_L=1 KAI WR_L=1,
τότε C=0, οπότε ανανεώνεται
η έξοδος.

Λειτουργική συμπεριφορά κελιού στατικής μνήμης

Δομή στατικής RAM 4x4

 ΔΟΜΗ SRAM 8 X 4

Διαγράμματα χρονισμού μνημών SRAM

To παράδειγμα αφορά σε
μνήμη με χρόνο
προσπέλασης και χρόνο
κύκλου 50 ns.
Το ρολόϊ του επεξεργαστή
έχει περίοδο κύκλου 20ns
(50 ΜΗz).
 ΔΥΝΑΜΙΚΕΣ RAM
ΜΝΗΜΕΣ ΜΕΓΑΛΥΤΕΡΗΣ ΠΥΚΝΟΤΗΤΑΣ ΑΠΟ ΤΙΣ ΣΤΑΤΙΚΕΣ RAM, ΟΠΟΥ ΤΟ ΚΕΛΙ
ΜΝΗΜΗΣ ΕΙΝΑΙ ΕΝΑΣ ΠΥΚΝΩΤΗΣ, ΤΟΥ ΟΠΟΙΟΥ Η ΚΑΤΑΣΤΑΣΗ ΦΟΡΤΙΣΗΣ
ΕΛΕΓΧΕΤΑΙ ΑΠO EΝΑ ΤΡΑΝΖΙΣΤΟΡ MOS.
Εγγραφή: Θέτουμε τη
γραμμή λέξης σε
κατάσταση HIGH. Κατόπιν
οδηγούμε τη γραμμή
δυαδικού ψηφίου σε
κατάσταση HIGH ή LOW
για να εγγράψουμε 1 ή 0.
Ανάγνωση:
Προφορτίζουμε τη γραμμή
δυαδικού ψηφίου σε
ενδιάμεση κατάσταση
τάσης. Στη συνέχεια
θέτουμε τη γραμμή λέξης
σε HIGH. O ενισχυτής
ανίχνευσης έρχεται σε
λογικό 0 ή 1.

Διδιάστατη αποκωδικοποίηση διευθύνσεων μνήμης

Απλός αποκωδικοποιητής k:2k απαιτεί 2k πύλες AND. Διατάσσοντας τα κύτταρα μνήμης σε μια
τετραγωνική δομή δύο διαστάσεων, μπορούμε να χρησιμοποιήσουμε δύο αποκωδικοποιητές, με k/2
εισόδους και 2k/2 εξόδους ώστε να προσπελάσουμε ισάριθμες διευθύνσεις. Ο συνολικός αριθμός των
απαραίτητων πυλών τώρα είναι 2x2k/2. Στο παράδειγμα του σχήματος προσπελάζουμε 32x32=1024
διευθύνσεις με 64 πύλες AND.
 Πολύπλεξη διεύθυνσης για μνήμες DRAM

Εκτός από τη διδιάστατη

αποκωδικοποίηση, οι δυναμικές
RAM χρησιμοποιούν και την
τεχνική της πολυπλεγμένης
διεύθυνσης, ώστε να μειώσουν
τον αριθμό των ακροδεκτών
που απαιτούνται για την
επιλογή διεύθυνσης στο
εσωτερικό του ΟΚ DRAM. Στο
σχήμα χρησιμοποιείται μνήμη
256x256=16K, και δύο
παράλληλοι αποκωδικοποιητές
8:256. Μια οκτάμπιτη
διεύθυνση εφαρμόζεται
διαδοχικά σε δύο φάσεις, για
την επιλογή γραμμής και
στήλης.

ΕΝΟΤΗΤΑ 9Η

Η ΓΛΩΣΣΑ VHDL:
ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ

Εργαλεία σύνθεσης και προσομοίωσης VHDL

Πολυπλέκτες και αποκωδικοποιητές σε VHDL

Συγκριτές σε VHDL

Αριθμητικά κυκλώματα σε VHDL

Εργαλεία Σχεδίασης
ψηφιακών κυκλωμάτων. επιθυμητό σχέδιο

Το Λογισμικό Quartus II
Πίνακας αληθείας

Εισαγωγή Σχηματικό
σχεδίασης διάγραμμα

Κώδικας
HDL

Σύνθεση

προσομοίωση
ΛΑΘΟΣ

ΣΩΣΤΟ

Ροή εργασιών στο λογισμικό Φυσική σχεδίαση-

σύνθεσης και προσομοίωσης

δρομολόγηση

Quartus II

Εισαγωγή σχηματικού διαγράμματος στο Quartus II

 Compilation (Μετάφραση) στο Quartus II

Η ΓΛΩΣΣΑ VHDL

Σχεδιαστική ροή σε VHDL ή σε άλλη γλώσσα περιγραφής υλικού

Δομή προγράμματος σε VHDL

Πολυπλέκτης 2:1 σε VHDL

LIBRARY ieee;
USE ieee.std_logic_1164.all;
--simple example 2-to-1 multiplexer
ENTITY mux2to1 IS
PORT(x, y, s :IN STD_LOGIC;
m :OUT STD_LOGIC);
END mux2to1;

ARCHITECTURE Behavior OF mux2to1 IS

BEGIN
m<=(NOT(s) AND x) OR (s AND y);
END Behavior;
Πολυπλέκτης 2:1 (συνέχεια)
Η δομή εντολών with (signal) select…when…others

library ieee;
use ieee.std_logic_1164.all;
Εntity mux2_1 is
port (x,y,s : in std_logic;
f : out std_logic);
end mux2_1;
Αrchitecture behavior of mux2_1 is
begin
with s select
f<= x when '0',
y when others;
end behavior;

Λογισμικό Σύνθεσης-Προσομοίωσης Quartus II

Προσομοίωση του πολυπλέκτη 2:1
Πολυπλέκτης 2 καναλιών 8-bits
H δομή δεδομένων std_logic_Vector

library ieee;
use ieee.std_logic_1164.all;
entity part2 is
port (x,y : in std_logic_vector (7 downto 0);
s : in std_logic;
f : out std_logic_vector (7 downto 0));
end part2;
architecture behavior of part2 is
begin
with s select
f<= x when '0',
y when others;
end behavior;

Αποκωδικοποιητές σε VHDL

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECODER_2TO4 IS
PORT(X :IN STD_LOGIC_VECTOR (1 DOWNTO 0);
Y :OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
END DECODER_2TO4;
ARCHITECTURE BEHAVIOR OF DECODER_2TO4 IS
BEGIN
WITH X SELECT
Y<= "0001" WHEN "00",
"0010" WHEN "01",
"0100" WHEN "10",
"1000" WHEN OTHERS;
END BEHAVIOR;
Binary to 7 segment
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY bin_7segment IS
PORT(m:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
ex:OUT STD_LOGIC_VECTOR(0 TO 6));
END bin_7segment;
ARCHITECTURE behavior OF bin_7segment IS
BEGIN
WITH m SELECT
ex<="0000001" WHEN "0000",
"1001111" WHEN "0001",
"0010010" WHEN "0010",
"0000110" WHEN "0011",
"1001100" WHEN "0100",
"0100100" WHEN "0101",
"0100000" WHEN "0110",
"0001111" WHEN "0111",
"0000000" WHEN "1000",
"0000100" WHEN "1001",
"0000001" WHEN "1010",
"1001111" WHEN "1011",
"0010010" WHEN "1100",
"0000110" WHEN "1101",
"1001100" WHEN "1110",
"0100100" WHEN "1111";
END behavior;

Συγκριτής με το 9
LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY compare1 IS
PORT(v :IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Agt9 :OUT STD_LOGIC);
END compare1;

ARCHITECTURE Behavior OF compare1 IS

BEGIN
Agt9<='1' WHEN v>"1001" ELSE '0';
END Behavior;
Συγκριτές στη VHDL

Library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY compare IS
PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
AeqB, AgtB, AltB: OUT STD_LOGIC);
END compare;
ARCHITECTURE Behavior OF compare IS
BEGIN
AeqB<='1' WHEN A=B ELSE '0';
AgtB<='1' WHEN A>B ELSE '0';
AltB<='1' WHEN A<B ELSE '0';
END Behavior;

Λειτουργική προσομοίωση του συγκριτή

ΑΘΡΟΙΣΤΕΣ

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 ENTITY fulladder1 IS
 PORT(Cin,x,y :IN STD_LOGIC;
 s, Cout :OUT STD_LOGIC);
 END fulladder1;

 ARCHITECTURE structural OF fulladder1 IS

 BEGIN
 s<=x XOR y XOR Cin;
 Cout<=(x AND y) OR (Cin AND x) OR (Cin AND y);
 END Structural;

Προσομοίωση του πλήρη αθροιστή

 Αθροιστής 4-bits - Συνιστώσες κυκλώματος
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 ENTITY adder4 IS
 PORT(Cin :IN STD_LOGIC;
 x3,x2,x1,x0 :IN STD_LOGIC;
 y3,y2,y1,y0 :IN STD_LOGIC;
 s3,s2,s1,s0 :OUT STD_LOGIC;
 Cout :OUT STD_LOGIC);
 END adder4;

 ARCHITECTURE Structure OF adder4 IS

 SIGNAL c1,c2,c3:STD_LOGIC;
 COMPONENT fulladder1
 PORT(Cin,x,y: IN STD_LOGIC;
 s, Cout :OUT STD_LOGIC);
 END COMPONENT;

 BEGIN
 Stage0: fulladder1 PORT MAP(Cin,x0,y0,s0,c1);
 stage1: fulladder1 PORT MAP (c1,x1,y1,s1,c2);
 stage2: fulladder1 PORT MAP (c2,x2,y2,s2,c3);
 stage3: fulladder1 PORT MAP (c3,x3,y3,s3,Cout);
 END Structure;

Προσομοίωση του αθροιστή 4-bits

Aθροιστής 16-bits - Χρήση αριθμητικού πακέτου

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;

 ENTITY adder16 IS
 PORT(X,Y :IN STD_LOGIC_VECTOR(15 DOWNTO 0);
 S :OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
 END adder16;

 ARCHITECTURE arithm OF adder16 IS

 BEGIN
 S<=X+Y;
 END arithm;

Προσομοίωση αθροιστή 16-bits

 ΕΝΟΤΗΤΑ 10Η

Η ΓΛΩΣΣΑ VHDL:
ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

ΕντολέςΔιαδικασίας (Processes)
Μανδαλωτές και Flip-Flop σε VHDL

Καταχωρητές, απαριθμητές και μνήμες σε VHDL

Παράδειγμα συστήματος: Απλός Επεξεργαστής

Εντολές διαδικασίας (PROCESS)

Εντολές IF-THEN-ELSE
 Μανδαλωτής (D latch)

Ιδιότητες σημάτων (attributes) - EVENT

Καταχωρητής 8-bits

Απαριθμητής 4-bits
 Προσομοίωση του αθροιστή 4-bits

Παράδειγμα συστήματος: Απλός Επεξεργαστής

 Πράξεις Επεξεργαστή

Κύκλωμα Ελέγχου

Το κύκλωμα ελέγχου του επεξερ-

γαστή αποτελείται από έναν
καταχωρητή εντολών, δύο αποκωδι-
κοποιητές, που ενεργοποιούν τους
κατάλληλους καταχωρητές, και έναν
απαριθμητή, που ορίζει τα βήματα
εκτέλεσης της κάθε εντολής.
 Υποκυκλώματα του Επεξεργαστή:
Αποκωδικοποιητής - Απαριθμητής
LIBRARY ieee ; LIBRARY ieee ;
USE ieee.std_logic_1164.all ; USE ieee.std_logic_1164.all ;
ENTITY dec2to4 IS USE ieee.std_logic_unsigned.all ;
PORT (X : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ; ENTITY upcount IS
En : IN STD_LOGIC ; PORT (Clear, Clock : IN STD_LOGIC ;
y : OUT STD_LOGIC_VECTOR(0 TO 3) ) ; Q: BUFFER STD_LOGIC_VECTOR(1DOWNTO
END dec2to4 ; 0) ) ;
ARCHITECTURE Behavior OF dec2to4 IS END upcount ;
SIGNAL m : STD_LOGIC_VECTOR(2 DOWNTO 0) ; ARCHITECTURE Behavior OF upcount IS
BEGIN BEGIN
m <= En & X ; upcount: PROCESS ( Clock )
WITH m SELECT BEGIN
y <= "1000" WHEN "100", IF (Clock'EVENT AND Clock = '1') THEN
"0100" WHEN "101", IF Clear = '1' THEN
"0010" WHEN "110", Q <= "00" ;
"0001" WHEN "111", ELSE
"0000" WHEN OTHERS ; Q <= Q + '1' ;
END Behavior ; END IF ;
END IF;
END PROCESS;
END Behavior ;

Υποκυκλώματα: Καταχωρητές

LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY regn IS
GENERIC ( N : INTEGER := 8 ) ;
PORT (R : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0) ;
Rin, Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0) ) ;
END regn ;
ARCHITECTURE Behavior OF regn IS
BEGIN
PROCESS
BEGIN
WAIT UNTIL Clock'EVENT AND Clock = '1' ;
IF Rin = '1' THEN
Q <= R ;
END IF ;
END PROCESS ;
END Behavior ;
Τμήμα Οντότητας του Επεξεργαστή

LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
USE ieee.std_logic_signed.all ;
USE [Link] ;

ENTITY proc IS
PORT (Data : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ;
Reset, w : IN STD_LOGIC ;
Clock : IN STD_LOGIC ;
F, Rx, Ry : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ;
Done : BUFFER STD_LOGIC ;
B_Wires: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) ;
END proc ;

Μέρος της Αρχιτεκτονικής

STAGE4: PROCESS ( T, I, X, Y ) WHEN "10" =>

BEGIN CASE I IS
Extern <= '0' ; Done <= '0' ; Ain <= '0' ; Gin <= WHEN "10" =>
'0' ; Rout <= Y ; Gin <= '1' ;
Gout <= '0' ; AddSub <= '0' ; Rin <= "0000" ; WHEN "11" =>
Rout <= "0000" ; Rout <= Y ; AddSub <= '1' ; Gin <= '1' ;
CASE T IS WHEN OTHERS =>
WHEN "00" => END CASE ;
WHEN "01" => WHEN OTHERS =>
CASE I IS CASE I IS
WHEN "00" => WHEN "00" =>
Extern <= '1' ; Rin <= X ; Done <= '1' ; WHEN "01" =>
WHEN "01" => WHEN OTHERS =>
Rout <= Y ; Rin <= X ; Done <= '1' ; Gout <= '1' ; Rin <= X ; Done <= '1' ;
WHEN OTHERS => END CASE ;
Rout <= X ; Ain <= '1' ; END CASE ;
END CASE ; END PROCESS ;
 Προσομοίωση Επεξεργαστή

ΕΝΟΤΗΤΑ 11Η

ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΛΟΓΙΚΟΙ ΠΙΝΑΚΕΣ

(PROGRAMMABLE LOGIC ARRAYS)

Οι λογικοί Πίνακες ως γεννήτριες συναρτήσεων

Επίπεδα AND-OR και OR-AND

Διατάξεις προγραμματιζόμενης λογικής (PAL, PLDs)

Παραδείγματα υλοποιήσεων με PLAs

 TI EINAI OI ΛΟΓΙΚΟΙ ΠΙΝΑΚΕΣ

Οι λογικοί πίνακες είναι δομημένα κυκλώματα, που μπορούν να

υλοποιήσουν συγκεκριμένες μορφές λογικών συναρτήσεων. Έχουν
έναν αριθμό εισόδων και μπορούν να παράγουν στις εξόδους τους
λογικούς συνδυασμούς των εισόδων με τη μορφή γινομένων (AND)
ή αθροισμάτων (OR).
Περιέχουν μεγάλο αριθμό πυλών, που όταν διασυνδεθούν
εσωτερικά με κατάλληλο τρόπο, μπορούν να υλοποιήσουν μια
λογική συνάρτηση με τη μορφή κυκλώματος.

Οι λογικοί πίνακες ως γεννήτριες λογικών συναρτήσεων

 Σύνθετοι Λογικοί πίνακες μπορούν να υλοποιήσουν σύνθετες

συναρτήσεις με τη μορφή αθροισμάτων γινομένων (SOP) ή
γινομένων αθροισμάτων (POS).

 Ανάλογα με τη συνάρτηση που υλοποιούν οι λογικοί πίνακες

διακρίνονται σε AND και OR.
 Οι πίνακες AND παράγουν στην έξοδο όρους γινομένων: AB΄C,
A΄ΒC΄.

 Γενικά ένας Λ.Π. υλοποιείται χρησιμοποιώντας έναν πίνακα από

πύλες, που διασυνδέονται εσωτερικά όπως χρειάζεται.
 Πίνακες AND και OR
Μη προγραμματισμένος Λ.Π. AND Μη προγραμματισμένος Λ.Π. OR

Τρεις μεταβλητές εισόδου (Α,Β,C) με τις αντίστοιχες εισόδους αντιστροφής.

Οι Λ.Π. προγραμματίζονται ώστε να εξασφαλιστούν οι απαραίτητες συνδέσεις.
Έτσι δημιουργούνται οι PLAs. (Programmable Logic Arrays).
Στα σχήματα φαίνονται μη προγραμματισμένοι Λογικοί Πίνακες AND και OR.

Προγραμματισμένος Πίνακας AND

Παράδειγμα προγραμματισμένου πίνακα AND, που υλοποιεί τους όρους γινομένων που
φαίνονται στο σχήμα. Προσέξτε τη δυνατότητα αντιστροφής της κάθε εισόδου.
 Παράδειγμα Προγραμματισμένου Πίνακα OR

Παράδειγμα προγραμματισμένου πίνακα OR που υλοποιεί τους όρους αθροισμάτων

που φαίνονται στο σχήμα. Τα σημεία της ένωσης καθορίζονται από τον χρήστη με τη
βοήθεια ειδικού κυκλώματος προγραμματισμού.

ΠΙΝΑΚΕΣ AND-OR ΚΑΙ OR-AND

Ο πίνακας AND-OR παράγει

συναρτήσεις με τη μορφή
αθροισμάτων γινομένων

Ο πίνακας OR-AND παράγει

γινόμενα αθροισμάτων
 Απλοποιημένος συμβολισμός για πίνακες
μεγάλου αριθμού εισόδων

Ο διπλανός συμβολισμός
υλοποιεί τις συναρτήσεις:

Διατάξεις Προγραμματιζόμενης Λογικής - PLDs

ΤΑ ΠΙΟ ΑΠΛΑ PLDs ΕΙΝΑΙ ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΛΟΓΙΚΟΙ ΠΙΝΑΚΕΣ AND-OR ΜΕ Ν

ΕΙΣΟΔΟΥΣ ΚΑΙ Μ ΕΞΟΔΟΥΣ ΠΟΥ ΕΝΔΙΑΜΕΣΑ ΠΑΡΑΓΟΥΝ P ΟΡΟΥΣ ΓΙΝΟΜΕΝΩΝ
(PRODUCT TERMS). ΣΤΟ ΠΑΡΑΔΕΙΓΜΑ ΕΧΟΥΜΕ 4 ΕΙΣΟΔΟΥΣ, 3 ΕΞΟΔΟΥΣ ΚΑΙ ΕΞΙ
ΟΡΟΥΣ ΓΙΝΟΜΕΝΩΝ.
Παράδειγμα σχεδίασης με PLA:
Συγκριτής μεγέθους ΑΒ και CD

Δομή λογικού πίνακα

διατάξεων PAL

ΤΑ PAL ΕΙΝΑΙ PLDs ΜΕ

ΣΤΑΘΕΡΟ ΠΙΝΑΚΑ OR ΚΑΙ
ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟ
ΠΙΝΑΚΑ AND
 ΛΟΓΙΚΟ ΔΙΑΓΡΑΜΜΑ ΤΟΥ
PAL16L8

Η διάταξη PAL16L8 χρησιμοποιήθηκε

ευρύτατα επί σειρά ετών για
υλοποιήσεις αυτοσχέδιων ψηφιακών
συστημάτων

Σχέση της προγραμματιζόμενης λογικής με άλλους τύπους

σχεδίασης ψηφιακών συστημάτων
Να σχεδιάσετε, με τη βοήθεια λογικών πινάκων, ψηφιακό σύστημα
συναγερμού, σύμφωνα με τις παρακάτω προδιαγραφές:

DOOR PANIC

WINDOW SECURE
ALARM_OUT

GARAGE EXITING

ENABLE

Η ΕΞΟΔΟΣ ALARM ΕΙΝΑΙ ΟΝ (1) ΟΤΑΝ:

1. Η ΕΞΟΔΟΣ PANIC ΕΊΝΑΙ 1
2. Η ΕΙΣΟΔΟΣ ENABLE ΕΙΝΑΙ 1, ΤΟ ΣΠΙΤΙ ΔΕΝ ΕΙΝΑΙ ΑΣΦΑΛΙΣΜΕΝΟ
(SECURE=0) KAI H EIΣOΔOΣ ΕΧΙΤΙΝG EINAI MHΔEN
3. Η ΕΙΣΟΔΟS SECURE EINAI 0 OTAN MIA ΑΠΟ ΤΙΣ ΕΙΣΟΔΟΥΣ DOOR,
WINDOW, GARAGE ΕΙΝΑΙ 0

ΕΝΟΤΗΤΑ 12Η

ΔΙΑΤΑΞΕΙΣ ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΗΣ ΛΟΓΙΚΗΣ:

CPLDs ΚΑΙ FPGAs

PLA-SPLD

Σύνθετεςπρογραμματιζόμενες διατάξεις (CPLD)

FPGAs – Λογικά στοιχεία, Look-up Tables.

Προγραμματιζόμενος πίνακας διασυνδέσεων

Αναπτυξιακά κυκλώματα FPGAs.

 CPLDs ΚΑΙ FPGAs
Ας θυμηθούμε τα απλά PLDs:

Programmable Logic Arrays: H πρώτη μορφή PLD

Βασική δομή PLA:

Θυμίζουμε τη βασική δομή που υλοποιεί ένα PLA: Είναι ένας προγραμ-
ματιζόμενος πίνακας AND-OR που μπορεί να υλοποιήσει συναρτήσεις,
που μπορούν να γραφούν ως αθροίσματα γινομένων. Έτσι, η διάταξη της
επόμενης διαφάνειας μπορεί να υλοποιήσει τέσσερις συναρτήσεις που
περιέχουν μέχρι πέντε όρους αθροισμάτων των τεσσάρων μεταβλητών
εισόδου ο καθένας.
O προγραμματισμός του PLD μπορεί να γίνει με τεχνολογία όπως αυτή
των μνημών ROM (τηκόμενες ενώσεις-fuses).
Τι είναι το απλό PLD (SPLD)

Βασική βαθμίδα ενός

PLD είναι ο πίνακας
προγραμματιζόμενης
Λογικής. Ο διπλανός
πίνακας AND-OR
μπορεί να υλοποιήσει
τέσσερις συναρτήσεις
με πέντε όρους
γινομένων η κάθε μία.

COMPLEX PLDs (CPLDs)

Ένα CPLD είναι μια
σύνθετη
προγραμματιζόμενη λογική
διάταξη, που αποτελεί μια
συλλογή από απλά PLDs
πάνω σε ένα μοναδικό chip.
Συνοδεύεται από μια δομή
προγραμματιζόμενων
διασυνδέσεων και από έναν
αριθμό κυκλωμάτων
εισόδου/εξόδου.
Οι προγραμματιζόμενοι
πίνακες ΑND και οι
σταθεροί πίνακες OR
αποτελούν βασικό μέρος
της λειτουργικής βαθμίδας
(Function Block).
 Βασική αρχιτεκτονική ενός CPLD

Ακροδέκτες Ι/Ο, κυκλώματα Ι/Ο, προγραμματιζόμενος πίνακας

διασυνδέσεων, Λειτουργικές βαθμίδες.

Τομή λειτουργικής βαθμίδας CPLD

Αρχιτεκτονική της μακροκυψέλης (macrocell) ενός CPLD

Συσκευασία και προγραμματισμός CPLD

FPGAs - Field Programmable Gate Arrays
Πίνακες Πυλών Προγραμματιζόμενοι στο πεδίο

Στα FPGAs η λογική κατά-

κερματίζεται σε μικρά λογικά
μπλοκ που διασπείρονται σε
όλη την έκταση του
ολοκληρωμένου, μέσα σε μια
θάλασσα από προγραμ-
ματιζόμενες διασυνδέσεις. Όλος
ο πίνακας περιβάλλεται από
προγραμματιζόμενα κυκλώματα
εισόδου (I/O blocks).

Γενική δομή διάταξης FPGA

Τα λευκά τετράγωνα
είναι οι στοιχειώδεις
βαθμίδες λογικής ή
λογικά στοιχεία. Τα μπλέ
τετράγωνα αποτελούν
τον προγραμματιζόμενο
πίνακα διασυνδέσεων
(Switch matrix). Μια
μεγέθυνση αυτής της
δομής φαίνεται στην
επόμενη διαφάνεια.
Λογικά στοιχεία, πίνακας διασυνδέσεων

Το FPGA FLEX10K ALTERA

Οργάνωση των λογικών στοιχείων σε Logic Array Blocks.

Ενσωματωμένα στοιχεία (ΕΑΒ).
 ΛΟΓΙΚΟ ΣΤΟΙΧΕΙΟ (LOGIC ELEMENT)
Είναι η βασική μoνάδα λογικής σε FPGAs της εταιρίας Altera.

H λογική που εκτελεί ένα λογικό στοιχείο βρίσκεται αποθηκευμένη σε Look-up Table, που
υλοποιείται με SRAM. Έτσι, ο προγραμματισμός των FPGAs διαφέρει από αυτόν των
CPLDs αφού στηρίζεται σε μνήμες SRAM και όχι σε τηκόμενες συνδέσεις.

Configurable Logic Block (CBL) – Διαμορφούμενη Λογική βαθμίδα:

Είναι το αντίστοιχο του “λογικού στοιχείου” σε διατάξεις FPGA της εταιρίας Xilinx. Στη
βιβλιογραφία αναφέρεται και ως “slice”.
 Δομή του πίνακα αναφοράς (LUT) με στοιχεία μνήμης SRAM.

Προγραμματιζόμενος πίνακας διασυνδέσεων ελεγχόμενος

από κύτταρα στατικής μνήμης
 Τεχνικά χαρακτηριστικά της σειράς STRATIX
της εταιρίας ALTERA

Αναπτυξιακό Κύκλωμα LP2900

Στηρίζεται στο FPGA FLEX10K της Altera. Έχει έναν αριθμό από περιφε-
ρειακά, όπως διακόπτες εισόδου (SW1-SW8), Leds εξόδου (L1-L12) κ. ά.
 Ένα εκπαιδευτικό αναπτυξιακό κύκλωμα: Το DE2 της Altera

Cyclone II Development board (DSP)

CycloneII
 STRATIX II – PCI EXPRESS

Στοιχεία τεχνολογίας ολοκληρωμένων κυκλωμάτων-Η θέση των κυκλωμάτων

προγραμματιζόμενης λογικής
Σχέση της προγραμματιζόμενης λογικής με άλλους τύπους
σχεδίασης ψηφιακών συστημάτων

ΕΝΟΤΗΤΑ 13Η

ΜΙΚΡΟΕΛΕΓΚΤΕΣ Α΄

Βασική δομή
Αρχιτεκτονική Harvard

Aρχιτεκτονική του 16F877.

Χάρτης μνήμης –σύνολο εντολών

Εργαλεία προγραμματισμού.
 ΜΙΚΡΟΕΛΕΓΚΤΕΣ

Φωτογραφία ενσωματωμένου μικροελεγκτή, με τους

ακροδέκτες και το κεραμικό περίβλημα.

Βασική δομή μικροελεγκτή

Οι μικροελεγκτές είναι υπολογιστικά κυκλώματα ειδικού σκοπού, που έχουν

CPU, μνήμη RAM, μνήμη προγράμματος (EEPROM) και κυκλώματα
εισόδου/εξόδου. Μπορούν να ελέγξουν πλήρως μια συσκευή στην οποία
είναι αφιερωμένα.
Η οικογένεια τον μικροελεγκτών PIC16FXXX

Οικογένεια μικροελεγκτών της εταιρίας Microchip, με

flash-EEPROM μνήμη προγράμματος.

Παλαιότεροι EPROM μικροελεγκτές

Στη σειρά 16C η μνήμη προγράμματος είναι

διαγραφόμενη με υπεριώδη ακτινοβολία (UV erasable).
 ΕΦΑΡΜΟΓΕΣ ΜΙΚΡΟΕΛΕΓΚΤΩΝ

Ο PIC16F84

Ο PIC16F84 είναι ένας μεσαίος μικροελεγκτής χαμηλού κόστους, με

επεξεργαστή τύπου RISK 8-bits. Διαθέτει στον χρήστη έναν χώρο 58
ελεύθερων καταχωρητών ως RAM και 13 ακροδέκτες Ι/Ο. Χρονίζεται
με κρύσταλλο στα 4 MHz.
Ο μικροελεγκτής PIC16F877 και οι ακροδέκτες του

O PIC16F877 ανήκει στα

ανώτερα μέλη της
οικογένειας 16Fxxx. Έχει
επεξεργαστή RISC 8-bits, και
σημαντικό αριθμό περιφε-
ρειακών κυκλωμάτων για
επικοινωνία και έλεγχο
συσκευών.

Αρχιτεκτονική von-Neumann και αρχιτεκτονική Harvard

Βασική δομή του PIC16F877

Βασική δομή επεξεργαστή και

μονάδες περιφερειακών
συσκευών

Βασική
αρχιτεκτονική του
μικροελεγκτή
PIC16F877
ΤΥΠΙΚΟΣ ΧΑΡΤΗΣ ΤΗΣ
ΜΝΗΜΗΣ (16F877)

KAΤΑΧΩΡΗΤΕΣ ΕΙΔΙΚΟΥ ΣΚΟΠΟΥ ΚΑΙ

ΓΕΝΙΚΟΙ ΚΑΤΑΧΩΡΗΤΕΣ (SRAM)

Προσέξτε τις τέσσερις σελίδες

μνήμης Bank0-Bank3. H κάθε
μια περιέχει έναν αριθμό
ειδικών καταχωρητών, καθώς
και καταχωρητές γενικού
σκοπού.

ΣΥΝΟΛΟ ΕΝΤΟΛΩΝ ΜΙΚΡΟΕΛΕΓΚΤΩΝ PIC

Σύνολο εντολών (συνέχεια)

Σύνολο εντολών (συνέχεια)

 ΒΑΣΙΚΕΣ ΕΝΤΟΛΕΣ ΑΝΤΙΓΡΑΦΗΣ ΚΑΙ ΜΕΤΑΦΟΡΑΣ ΔΕΔΟΜΕΝΩΝ ΤΟΥ
ΠΑΡΑΔΕΙΓΜΑΤΑ ΜΙΚΡΟΕΛΕΓΚΤΗ PIC16F877
ΠΡΟΓΡΑΜ-
ΜΑΤΙΣΜΟΥ
MOVWF Reg
αντιγράφει το περιεχόμενο του καταχωρητή εργασίας W στον καταχωρητή Reg.

MOVF Reg, W
αντιγράφει το περιεχόμενο του καταχωρητή Reg στον καταχωρητή εργασίας W.

MOVLW k
μεταφέρει την ποσότητα k στον καταχωρητή εργασίας W, με τη διαφορά, ότι εδώ
το k είναι ο συγκεκριμένος αριθμός και δεν αντιπροσωπεύει μία θέση μνήμης,
όπως προηγουμένως ο Reg.

Με βάση τα παραπάνω, η εντολή

MOVLW 0C

μεταφέρει τον δεκαεξαδικό αριθμό 0C στον καταχωρητή εργασίας W, ενώ η εντολή

MOVLW, Reg

θα μεταφέρει στον W όχι το περιεχόμενο της διεύθυνσης Reg, αλλά την ίδια τη
διεύθυνση Reg. Αν, λοιπόν, φανταστούμε ότι ορίσαμε στη διεύθυνση hex0F τον
καταχωρητή START (START equ 0F), τότε η εντολή
MOVLW START
έχει σαν αποτέλεσμα να μεταφερθεί στον καταχωρητή εργασίας W o αριθμός 0F, ενώ η εντολή
MOVF START, W

αντιγράφει στον W το περιεχόμενο της διεύθυνσης 0F.

ΑΝΑΠΤΥΞΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΜΙΚΡΟΕΛΕΓΚΤΩΝ

Το αναπτυξιακό κύκλωμα στηρίζεται σε έναν ή περισσότερους

μικροελεγκτές, που συνδέονται με έναν αριθμό περιφερειακών κυκλωμάτων,
όπως διακόπτες και leds. Διαθέτει επίσης είσοδο προγραμματισμού.
 ΛΟΓΙΣΜΙΚΟ ΓΙΑ ΜΙΚΡΟΕΛΕΓΚΤΕΣ

 Editor για ανάπτυξη κώδικα Assembly.

 Simulator για εξομοίωση του κώδικα και παρατήρηση των αλλαγών
στους καταχωρητές και στη μνήμη.
 Assembler για αποσφαλμάτωση και μετάφραση του κώδικα
(μετατροπή του σε κώδικα μηχανής).
 Ένα ολοκληρωμένο περιβάλλον ανάπτυξης διαθέτει ενοποιημένα τα
παραπάνω εργαλεία.

Λογισμικό για μικροελεγκτές: MPLAB IDE

ΠΡΟΓΡΑΜΜΑΤΙΣΤΕΣ

Ο Προγραμματιστής
συνδέεται με τον
υπολογιστή μέσω σειρι-
ακής διασύνδεσης. Έχει
ειδική βάση ZIF για τον
μικροελεγκτή.
Εγκαθιστά το πρόγραμμα
της εφαρμογής στην
μνήμη προγράμματος του
μικροελεγκτή.

Στην εικόνα φαίνεται ο προγραμματιστής PICSTART Plus της εταιρίας

Microchip, που προγραμματίζει όλους τους μικροελεγκτές PIC.

ΑΛΛΟΙ ΜΙΚΡΟΕΛΕΓΚΤΕΣ: BASIC STAMP

 Basic Stamp modules

Ο Basic Stamp είναι ένας εκπαιδευτικός μικροελεγκτής που

στηρίζεται σε έναν πυρήνα PIC και σε ενσωματωμένο διερμηνευτή
(interpreter)της γλώσσας PBasic. O κώδικας της PBasic εγκαθίσταται
σε εξωτερική μνήμη EPROM με τη μορφή κωδικών Tokens.

ΣΥΣΤΗΜΑ ΣΥΛΛΟΓΗΣ ΔΕΔΟΜΕΝΩΝ ΜΕ ΜΙΚΡΟΕΛΕΓΚΤΗ

Το σύστημα της εφαρμογής συλλέγει

δεδομένα μέσω αισθητήρων που
συνδέονται στα κανάλια του A/D
μετατροπέα του μικροελεγκτή. Τα
δεδομένα μεταδίδονται προς
υπολογιστή με τη βοήθεια
ενσωματωμένης UART.
 ΕΝΟΤΗΤΑ 14Η

ΜΙΚΡΟΕΛΕΓΚΤΕΣ Β΄

Βασικοίειδικοί καταχωρητές του PIC16F877

Xρονισμός - Ο Timer0

Σήματα διακοπής

ADC και UART

DSP επεξεργαστές

ΤΡΟΠΟΙ ΔΙΕΥΘΥΝΣΙ- ΒΑΣΙΚΕΣ ΕΝΤΟΛΕΣ ΑΝΤΙΓΡΑΦΗΣ ΚΑΙ ΜΕΤΑΦΟΡΑΣ ΔΕΔΟΜΕΝΩΝ ΤΟΥ

ΜΙΚΡΟΕΛΕΓΚΤΗ PIC16F877
ΟΔΟΤΗΣΗΣ

MOVWF Reg
αντιγράφει το περιεχόμενο του καταχωρητή εργασίας W στον καταχωρητή Reg.

MOVF Reg, W
αντιγράφει το περιεχόμενο του καταχωρητή Reg στον καταχωρητή εργασίας W.

MOVLW k
μεταφέρει την ποσότητα k στον καταχωρητή εργασίας W, με τη διαφορά, ότι εδώ το
k είναι ο συγκεκριμένος αριθμός και δεν αντιπροσωπεύει μία θέση μνήμης, όπως
προηγουμένως ο Reg.

Με βάση τα παραπάνω, η εντολή

MOVLW 0C

μεταφέρει τον δεκαεξαδικό αριθμό 0C στον καταχωρητή εργασίας W, ενώ η εντολή

MOVLW, Reg

θα μεταφέρει στον W όχι το περιεχόμενο της διεύθυνσης Reg, αλλά την ίδια τη
διεύθυνση Reg. Αν, λοιπόν, φανταστούμε ότι ορίσαμε στη διεύθυνση hex0F τον
καταχωρητή START (START equ 0F), τότε η εντολή
MOVLW START
έχει σαν αποτέλεσμα να μεταφερθεί στον καταχωρητή εργασίας W o αριθμός 0F, ενώ η εντολή
MOVF START, W

αντιγράφει στον W το περιεχόμενο της διεύθυνσης 0F.

 ΚΑΤΑΧΩΡΗΤΕΣ- STATUS REGISTER

ΚΑΤΑΧΩΡΗΤΕΣ- OPTION REGISTER

b7 b6 b5 b4 b3 b2 b1 b0

RBPU INTEDG T0CS T0SE PSA PS2 PS1 PS0

Θέση των ειδικών

καταχωρητών στον
πίνακα της μνήμης
 ΚΑΤΑΧΩΡΗΤΕΣ ΕΛΕΓΧΟΥ ΘΥΡΩΝ

PORTA, PORTB, PORTC, PORTD

TRISA, TRISB, TRISC, TRISD

BSF STATUS, RP0

MOVLW b“1111000”
MOVWF TRISB
BCF STATUS, RP0
MOVLW b’10101010’
MOVWF PORTB

ΧΡΟΝΙΣΜΟΣ

Διάρκεια κύκλου εντολής = 4 / (Συχνότητα εξωτερικού κρυστάλλου )

Τυπική συχνότητα λειτουργίας των μικροελεγκτών PIC είναι

4ΜΗz, οπότε η διάρκεια κάθε κύκλου εντολής είναι 1μsec. Για
κρύσταλλο 8MHz η διάρκεια του κύκλου εντολής είναι 0,5
μsec.

Χρόνος εκτέλεσης ομάδας εντολών

=
Αριθμός εντολών * Χρόνος εκτέλεσης εντολής
 TIMER0, τρόποι λειτουργίας
 α) Ως χρονιστής (timer): Στην περίπτωση αυτή η πηγή χρονισμού είναι ο
εσωτερικός κύκλος των εντολών. Το περιεχόμενο του Timer0 σε λειτουργία
χρονιστή αυξάνει κατά ένα σε κάθε κύκλο εντολής. Ο κύκλος της εντολής
διαρκεί όσο η περίοδος του εξωτερικού κρυστάλλου επί τέσσερα (4*fosc). H
αντίστοιχη συχνότητα είναι ίση με την συχνότητα του κρυστάλλου διά 4.
Χρησιμοποιώντας τον TMR0 σε λειτουργία εσωτερικού χρονισμού, έχουμε
στη διάθεσή μας ένα αρκετά αξιόπιστο σήμα χρονισμού που μπορεί να
χρησιμοποιηθεί για τον ακριβή προσδιορισμό χρονικών διαστημάτων.

 β) Ως απαριθμητής (counter): Στην περίπτωση αυτή χρησιμοποιείται ένας

εξωτερικός παλμός χρονισμού. Το εξωτερικό σήμα χρονισμού συνδέεται με
τον ακροδέκτη TOCKI (RΑ4). Η χρήση εξωτερικής πηγής χρονισμού
επιτρέπει την απαρίθμηση εξωτερικών συμβάντων, με τη μορφή παλμών.
To περιεχόμενο του Timer0 αυξάνει κατά ένα σε κάθε παλμό της εξωτερικής
πηγής χρονισμού.

 Και στις δύο περιπτώσεις, ο TMR0 μετρά στο δεκαεξαδικό σύστημα από την
αρχική τιμή που καταχωρήσαμε έως 0xFF.

Διαιρέτης συχνότητας (PRESCALER)

Ο διαιρέτης συχνότητας ρυθμίζεται με τα τρία πρώτα bits του

καταχωρητή OPTION
 OPTION_REG
b7 b6 b5 b4 b3 b2 b1 b0

RBPU INTEDG T0CS T0CE PSA PS2 PS1 PS0

 Bits 7-6: Δεν έχουν σημασία για την  PSA: "0", όταν θέλουμε να
λειτουργία του χρονιστή (τα θέτουμε 11).
συνδέσουμε τον διαιρέτη
 T0CS: Επιλογή πηγής ρολογιού
συχνότητας.
 1 = Πηγή συνδεδεμένη στον ακροδέκτη
T0CKI (Λειτουργία μετρητή παλμών) "1", όταν θέλουμε να
 0 = Εσωτερική πηγή ρολογιού (Λειτουργία αποσυνδέσουμε τον διαιρέτη
χρονιστή). συχνότητας.
 T0CE: Επιλογή θετικού ή αρνητικού  PS2-PS0: Επιλογή λόγου
μετώπου παλμού (αναφέρεται σε διαίρεσης
εξωτερική πηγή χρονισμού)
 1 = Αύξηση με κατερχόμενο μέτωπο του
παλμού στον ακροδέκτη T0CLK
 0 = Αύξηση με ανερχόμενο μέτωπο του
παλμού στον ακροδέκτη T0CLK

ΠΑΡΑΔΕΙΓΜΑ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ ΤΟΥ ΤIMER0

 #include "[Link]"
 Org 0 ;Το πρόγραμμα ξεκινά από τη θέση
;μνήμης προγράμματος 0
 bsf STATUS, RP0 ;Μεταβαίνουμε στην σελίδα 1 μνήμης
 movlw b'11010001' ;Διαίρεση συχνότητας διά 4
 movwf OPTION_REG ;Εγγράφουμε τον OPTION REG
 bcf STATUS, RP0 ;Μεταβαίνουμε στην σελίδα 0 μνήμης
 movlw 0F0h ; Θέτουμε στον TMR0 αρχική τιμή 240
 movwf TMR0
 bcf INTCON, T0IF ;Μηδενίζουμε την σημαία T0IF
 loop goto loop ;Βρόχος αναμονής
 END
 ΕΦΑΡΜΟΓΗ ΧΡΟΝΙΣΜΟΥ – ΜΕΤΡΗΣΗ ΔΕΥΤΕΡΟΛΕΠΤΩΝ

#include "[Link]"
 Org 0
CENT equ 20h ; Δίνουμε στη θέση μνήμης 20h το όνομα CENT
SEC equ 21h ; Δίνουμε στη θέση μνήμης 21h το όνομα SEC
 movlw d'5'
 movwf SEC ; Ορίζουμε χρόνο 5 sec και το αποθηκεύουμε στην θέση SEC
 clrf CENT ; Μηδενίζουμε την θέση CENT (εκατοστά του δευτερολέπτου)
 bsf STATUS, RP0 ; Μεταβαίνουμε στην σελίδα μνήμης 1
 movlw b'11111100'
 movwf TRISB ; Κάνουμε τα δύο χαμηλότερα bits της θύρας B έξοδο
 movlw b'11010111'
 movwf OPTION_REG ; Oρίζουμε διαίρεση συχνότητας 1/256 PS2:PS0=111
 bcf STATUS, RP0 ; Επιστρέφουμε στην σελίδα μνήμης 0
 movlw b'00000010' ; Ανάβουμε το δεύτερο LED της PORTB
 movwf PORTB

ΣΥΝΕΧΕΙΑ…

loop1 movlw d'178'

 movwf TMR0 ; Χρόνος=(256-178)*256*4/8 σε μsec (=0,01 sec)
 bcf INTCON, T0IF ; Μηδενίζουμε τη σημαία T0IF
loop2 btfss INTCON, T0IF ; Αναμονή 0,01 sec
 goto loop2
 incf CENT,1
 movlw d'100'
 subwf CENT,w
 btfss STATUS,Z
 goto loop1 ; Επαναλαμβάνει την αναμονή 100 φορές
 clrf CENT
 decfsz SEC,f
 goto loop1 ; Επαναλαμβάνει τη συνολική αναμονή SEC φορές
 movlw b'00000001'
 movwf PORTB ; Ανάβει το πρώτο LED
loop3 goto loop3
 END
 ΣΗΜΑΤΑ ΔΙΑΚΟΠΗΣ

 Ο μικροελεγκτής PIC16F877 μπορεί να δεχτεί σήματα διακοπών κυρίως

από τις εξής πηγές:
 Εξωτερική διακοπή από τον ακροδέκτη RB0/INT.
 Υπερχείλιση του απαριθμητή-χρονιστή TMR0.
 Κάποια αλλαγή της κατάστασης των ακροδεκτών RB7-RB4 της θύρας B.
 Ο καταχωρητής που ρυθμίζει την ενεργοποίηση των διακοπών και
καταγράφει ποιες διακοπές σημειώθηκαν είναι ο καταχωρητής INTCON
(Interrupt Control).

O ενσωματωμένος πολυπλέκτης 8 καναλιών

και το κύκλωμα ADC του μικροελεγκτή

Ο ρυθμός μετατροπής
εξαρτάται από τη
συχνότητα του κεντρικού
ρολογιού: ΤAD=12Τosc
 Λειτουργία λήψης δεδομένων από την
ενσωματωμένη UART

Λειτουργία αποστολής δεδομένων από την

ενσωματωμένη UART

Τα bits που ελέγχουν τη διαδικασία βρίσκονται σε ορισμένους

ειδικούς καταχωρητές του μικροελεγκτή.
Ολοκληρωμένη εφαρμογή: απλός βιομηχανικός αυτοματισμός

RA1, RA2: Σύνδεση αναλογικών

καναλιών εισόδου.
RX/TX σύνδεση μετατροπέα
στάθμης και στη συνέχεια
σειριακού καλωδίου.

Συστήματα επεξεργαστών DSP

Τυπική διάταξη για επεξεργασία σημάτων

 Συστήματα επεξεργαστών DSP

Μέτρηση των επιδόσεων (π.χ. συχνοτική απόκριση)

συστήματος για ψηφιακή επεξεργασία σημάτων

Λογισμικό για ανάπτυξη και αποσφαλμάτωση κώδικα για

DSP επεξεργαστές
 ΕΝΟΤΗΤΑ 15Η

ΑΝΑΣΚΟΠΗΣΗ

ΤεχνολογίαTTL, Τεχνολογία CMOS

Κυκλώματα της τυπικής λογικής

Μνήμες

Κυκλώματα προγραμματιζόμενης λογικής

Μικροελεγκτές

TRANSISTOR-TRANSISTOR LOGIC: Η ΠΥΛΗ AND

Στην οικογένεια ολοκληρωμένων κυκλωμάτων TTL χρησιμοποιούνται δίοδοι και
τρανζίστορ για να υλοποιηθούν λογικές λειτουργίες – δηλ. λειτουργίες της δυαδικής
λογικής και της άλγεβρας των διακοπτών.
Με βάση τη διοδική λογική μπορούμε να κατασκευάσουμε απλές λογικές πύλες ως
εξής:

Πύλη AND:
1. Ε1=0, Ε2=0
Ορθή πόλωση και στις δύο
διόδους (δίοδοι ΟΝ). Άρα S=0.
2. E1=1, E2=0 ή Ε1=0, Ε2=1
D1 ON, άρα S=0.
3. E1=1, E2=1. D1, D2 OFF.
Άρα S=+5V (λογικό 1).
 ΠΥΛΗ NAND ΣΕ TTL

TTL: Η πιο διαδεδομένη οικογένεια ολοκληρωμένων κυκλωμάτων που

χρησιμοποιεί διπολική λογική είναι η οικογένεια TTL. Υπάρχουν πολλές υπο-
οικογένειες TTL, με διαφορετικές προδιαγραφές ταχύτητας, κατανάλωσης ισχύος
κλπ. (παράδειγμα: LS-TTL: Low power Schottky).

Η βασική πύλη της οικογένειας

TTL είναι η NAND (74LS00). Αυτή
έχει στην είσοδο μια πύλη AND
με διόδους και ακολουθεί ένας
αναστροφέας με τρανζίστορ. Η
έξοδος αποτελείται από μια
βαθμίδα push-pull που μπορεί να
παρέχει επαρκές ρεύμα στην
έξοδο.

Η έξοδος μπορεί να δίνει ρεύμα

(source) ή μπορεί να απάγει
ρεύμα (sinks)

ΤΟ ΤΡΑΝΖΙΣΤΟΡ MOSFET
(Metal-Oxide-Semiconductor FET)

Τα τρανζίστορ MOSFET είναι η βάση για την

τεχνολογία CMOS.
Στο MOSFET προσαύξησης n-διαύλου η πηγή
και ο απαγωγός είναι περιοχές έντονης
πρόσμιξης δοτών n+ μέσα στο υπόστρωμα του p
ημιαγωγού.
Η πύλη διαμορφώνεται σαν ένα σάντουϊτς
μετάλλου-οξειδίου (SiO2)-ημιαγωγού.
Το διηλεκτρικό SiO2 ανάμεσα στο ηλεκτρόδιο της
πύλης και στο p υπόστρωμα έχει σαν
αποτέλεσμα τη δημιουργία ενός πυκνωτή.
Ο ΒΑΣΙΚΟΣ CMOS ΑΝΤΙΣΤΡΟΦΕΑΣ

Το MOS p-διαύλου έχει

αντίθετη συμπεριφορά από
το MOS n-διαύλου. Δηλαδή,
κλείνει όταν στην είσοδο έχει
LOW. Τότε, εξαιτίας της
πόλωσης VDD, η πύλη είναι
αρνητική σε σχέση με την
πηγή και το p-ΜOS άγει.

Προσέξτε το μοντέλο των

διακοπτών και τον πίνακα
λειτουργίας.

n-MOS και p-MOS = CMOS (συμπληρωματικά MOS)

CMOS NAND ΚΑΙ NOR

ΓΙΑ ΤΗΝ ΚΑΤΑΣΚΕΥΗ NAND ΚΑΙ NOR ME k ΕΙΣΟΔΟΥΣ ΧΡΕΙΑΖΟΜΑΣΤΕ
k n-ch ΚΑΙ k p-ch MOS τρανζίστορ.

NAND δύο εισόδων

Όταν μία από τις δύο

εισόδους είναι LOW, τότε
ενεργοποιείται (ΟΝ) το ένα
από τα δύο p-ch MOS και η
έξοδος βρίσκει μια χαμηλής
αντίστασης διαδρομή προς
την τάση Vdd. Ταυτόχρονα,
η διαδρομή προς τη γη
εμποδίζεται από το n-MOS
που είναι OFF. Όταν και οι δύο είσοδοι είναι HIGH, τότε το p-
MOS είναι OFF ενώ τα n-MOS φέρνουν την
έξοδο στη γη.
 Ηλεκτρική συμπεριφορά CMOS:
Λογικά επίπεδα και επίπεδα θορύβου

4.4V
3.15V
1.35V
0.1V

Περιθώριο θορύβου: 1.25V στην κατάσταση high και στην κατάσταση low.

Τα όρια του dc θορύβου σημαίνουν πόσος θόρυβος μπορεί να προστεθεί

στο σήμα, ώστε να το βγάλει έξω από τα όρια αναγνώρισης στην κατάσταση
low και high.

Έξοδοι τριών καταστάσεων (Tri-State)

Κύκλωμα απομονωτή τριών καταστάσεων

Εκτός από τις καταστάσεις Low και High η έξοδος μπορεί να πάρει τρίτη κατάσταση
υψηλής αντίστασης High-Z.
Με τη βοήθεια της εισόδου ENABLE μπορούμε να δημιουργήσουμε το Tri-State Bus.
Πρόοδος στην κατασκευή ολοκληρωμένων κυκλωμάτων

1960 1990

Μεταβολή της κλίμακας ολοκλήρωσης με τα χρόνια

Το ολοκληρωμένο κύκλωμα 74LS139 - Βασική λειτουργία

Το 74LS139 είναι ένας δυαδικός αποκωδικοποιητής με δύο εισόδους,

τέσσερις εξόδους και μία είσοδο ενεργοποίησης. Για κάθε δυνατό
συνδυασμό των εισόδων μόνον μία έξοδος βρίσκεται σε λογικό μηδέν,
ενώ οι άλλες βρίσκονται σε λογικό 1. Όταν ένας ακροδέκτης
ενεργοποιείται με λογικό μηδέν ονομάζεται active low και συμβολίζεται
με τον κύκλο, όπως φαίνεται στο σχήμα.

Σχεδίαση αποκωδικοποιητή 4-σε-16

με το 74LS138 σε συνδεσμολογία καταρράκτη

Εξηγείστε τη λειτουργία του

διπλανού κυκλώματος και δώστε
τον πίνακα αληθείας.
 Παράδειγμα χρήσης αποκωδικοποιητή
και απομονωτών τριών καταστάσεων
5V INPUT
2-BIT LOGICAL OPERATIONS
J1 J2 WITH BINARY DECODER
VCC X5

X1 2.5 V
TRI-STATE BUFFERS
Key = C Key = D 2.5 V
74LS125N
Bus1 U2A

X2 U6A
INPUT DATA BUS 74LS08D
2.5 V
GND U3A 74LS125N

X3 U6B
74LS32N

2.5 V
U4A 74LS125N

X4 U6C
74LS86D
2.5 V
U5A 74LS125N

VCC
74LS00D U6D
5V
J4
U1A
2 1A 1Y0 4
3 1B 1Y1 5
Key = A 1Y2 6
1 ~1G 1Y3 7

J3 74LS139D

GND
Key = B DECODER
GND
SELECTION LINES

ΑΝΑΛΟΓΙΚΟΣ-ΨΗΦΙΑΚΟΣ ΠΟΛΥΠΛΕΚΤΗΣ CMOS: CD4051

Λειτουργία του πολυπλέκτη ως γεννήτρια συναρτήσεων

Ποιόν πίνακα αληθείας

υλοποιεί το κύκλωμα του
διπλανού σχήματος;
Να σχεδιάσετε κύκλωμα με
τον πολυπλέκτη CD4051
που να υλοποιεί την πύλη
NAND τριών εισόδων.
 Ολοκληρωμένος αθροιστής 74LS83 – 74LS283

Να δημιουργήσετε αθροιστή 8-bits με κατάλληλη χρήση του

κυκλώματος 74LS283.

Αφαιρέτης

Με βάση το παραπάνω κύκλωμα σκεφθείτε πως μπορούμε να

χρησιμοποιήσουμε τον αθροιστή για να κάνουμε αφαίρεση. Προσέξτε πώς
οι πύλες XOR υλοποιούν τη έκφραση του συμπληρώματος ως προς 2.
Φύλλο δεδομένων
του 74LS85:
Πίνακας αληθείας και
διάγραμμα ακροδεκτών

D-Register 4 bit 74LS175

 MSI καταχωρητές

Καταχωρητής
ολίσθησης 8 bits Παράλληλης Γενικός
σειριακής εισόδου- εισόδου-σειριακής καταχωρητής
παράλληλης εξόδου εξόδου ολίσθησης

Το Ο.Κ. 74LS193: Σύγχρονος δυαδικός απαριθμητής

ΛΟΓΙΚΕΣ ΣΥΝΔΕΣΕΙΣ ΣΕ ΜΝΗΜΕΣ ROM

ΜΝΗΜΗ ROM 23x4 ΟΠΟΥ Η ΑΠΟΘΗΚΕΥΣΗ ΓΙΝΕΤΑΙ ΜΕ ΤΗΝ ΤΕΧΝΟΛΟΓΙΑ

ΤΩΝ ΔΙΟΔΩΝ. ΟΠΟΥ ΘΕΛΟΥΜΕ ΝΑ ΑΠΟΘΗΚΕΥΣΟΥΜΕ 0 ΤΟΠΟΘΕΤΟΥΜΕ
ΜΙΑ ΔΙΟΔΟ, ΟΠΩΣ ΣΤΟ ΔΙΑΓΡΑΜΜΑ. ΝΑ ΒΡΕΙΤΕ ΤΟΝ ΠΙΝΑΚΑ ΑΛΗΘΕΙΑΣ ΠΟΥ
ΥΛΟΠΟΙΕΙ Η ΜΝΗΜΗ.

ΣΤΑΤΙΚΕΣ RAM
Βασική δομή μιας
RAM 2n x b και
λειτουργικό
διάγραμμα: Όταν
SEL_L=1, OUT=Q
Όταν SEL_L=1 KAI
WR_L=1 τότε C=0,
οπότε ανανεώνεται η
έξοδος
 Δομή στατικής RAM 4x4

ΔΥΝΑΜΙΚΕΣ RAM
ΜΝΗΜΕΣ ΜΕΓΑΛΥΤΕΡΗΣ ΠΥΚΝΟΤΗΤΑΣ ΟΠΟΥ ΤΟ ΚΕΛΙ ΜΝΗΜΗΣ ΕΙΝΑΙ
ΕΝΑΣ ΠΥΚΝΩΤΗΣ ΤΟΥ ΟΠΟΙΟΥ Η ΚΑΤΑΣΤΑΣΗ ΦΟΡΤΙΣΗΣ ΕΛΕΓΧΕΤΑΙ ΑΠO
EΝΑ ΤΡΑΝΖΙΣΤΟΡ MOS.
Εγγραφή: Θέτουμε τη
γραμμή λέξης σε
κατάσταση HIGH. Κατόπιν
οδηγούμε τη γραμμή
δυαδικού ψηφίου σε
κατάσταση HIGH ή LOW
για να εγγράψουμε 1 ή 0.
Ανάγνωση:
Προφορτίζουμε τη γραμμή
δυαδικού ψηφίου σε
ενδιάμεση κατάσταση
τάσης. Στη συνέχεια
θέτουμε τη γραμμή λέξης
σε HIGH. O ενισχυτής
ανίχνευσης έρχεται σε
λογικό 0 ή 1.
Εργαλεία Σχεδίασης
ψηφιακών κυκλωμάτων. επιθυμητό σχέδιο

Το Λογισμικό Quartus II
Πίνακας αληθείας

Εισαγωγή Σχηματικό
σχεδίασης διάγραμμα

Κώδικας
HDL

Σύνθεση

προσομοίωση
ΛΑΘΟΣ

ΣΩΣΤΟ

Ροή εργασιών στο λογισμικό Φυσική σχεδίαση-

σύνθεσης και προσομοίωσης

δρομολόγηση

Quartus II

Δομή προγράμματος σε VHDL

 Αθροιστής 4-bits - Συνιστώσες κυκλώματος
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 ENTITY adder4 IS
 PORT(Cin :IN STD_LOGIC;
 x3,x2,x1,x0 :IN STD_LOGIC;
 y3,y2,y1,y0 :IN STD_LOGIC;
 s3,s2,s1,s0 :OUT STD_LOGIC;
 Cout :OUT STD_LOGIC);
 END adder4;

 ARCHITECTURE Structure OF adder4 IS

 SIGNAL c1,c2,c3:STD_LOGIC;
 COMPONENT fulladder1
 PORT(Cin,x,y: IN STD_LOGIC;
 s, Cout :OUT STD_LOGIC);
 END COMPONENT;

 BEGIN
 Stage0: fulladder1 PORT MAP(Cin,x0,y0,s0,c1);
 stage1: fulladder1 PORT MAP (c1,x1,y1,s1,c2);
 stage2: fulladder1 PORT MAP (c2,x2,y2,s2,c3);
 stage3: fulladder1 PORT MAP (c3,x3,y3,s3,Cout);
 END Structure;

Απαριθμητής 4-bits
Τι είναι το απλό PLD (SPLD)

Βασική βαθμίδα ενός

PLD είναι ο πίνακας
προγραμματιζόμενης
Λογικής. Ο διπλανός
πίνακας AND-OR
μπορεί να υλοποιήσει
τέσσερις συναρτήσεις
με πέντε όρους
γινομένων η κάθε μία.

Τομή λειτουργικής βαθμίδας CPLD

 Λογικά στοιχεία, πίνακας διασυνδέσεων

ΛΟΓΙΚΟ ΣΤΟΙΧΕΙΟ (LOGIC ELEMENT)

Είναι η βασική μoνάδα λογικής σε FPGAs της εταιρίας Altera.

H λογική που εκτελεί ένα λογικό στοιχείο βρίσκεται αποθηκευμένη σε Look-up Table, που υλοποιείται με
SRAM. Έτσι, ο προγραμματισμός των FPGAs διαφέρει από αυτόν των CPLDs αφού στηρίζεται σε
μνήμες SRAM και όχι σε τηκόμενες συνδέσεις.
 Δομή του πίνακα αναφοράς (LUT) με στοιχεία μνήμης SRAM.

Σχέση της προγραμματιζόμενης λογικής με άλλους τύπους

σχεδίασης ψηφιακών συστημάτων
 Αρχιτεκτονική von-Neumann και αρχιτεκτονική Harvard

Βασική δομή του μικροελεγκτή PIC16F877

Βασική δομή επεξεργαστή και

μονάδες περιφερειακών
συσκευών